Tuo kuvailee L1:n toimintaa, RDNA:ssa on aina jaetut L1:t, tuo antaa mahdollisuuden olla privaatti tai jaettu, epäilty että CDNA:ssa olisi käytössä.
Jos "Infinity Cache" on iso kuten on ehdotettu sillä tuskin on mitään tekemistä L1:n kanssa.
Juu.
edit:
Tosin monet ovat veikkailleet Infinity Cachea next gen Infinity Fabricin osaksi prossujen päähän
Käsittääkseni AMDn näyttisten sisällä on myös infinity fabric, mutta leveämpänä versiona.
Jos tuo iso kakku tulee, se olisi todennäköisesti "memory side cache" eli että se sijaitsee muistiohjaimen puolella crossbaria, siten että
1) se toimii automaattisesti aivan kaikille ketkä sitä muistia käyttää
2) se jakautuu lohkoihin joista jokainen on kullekin muistikanavalle ja kakuttaa vaan siihen muistiohjaimeen kytkettyjä muistialueita
3) mitään koherenttiusprotokollaa ei tuon välimuistin osalta tarvita koska
kaikki accessit muistiin menee aina tuon välimuistiohjaimen kautta, muistista ei ole mahdollista lukea "vanhentunutta versiota" datasta
Haittapuolena memory side cachessä on sitten että
1) se on kauempana ytimistä, (paljon) enemmän viiveitä kuin yksityisillä välimuisteilla ja se ei vähennä kuormitusta piirin crossbarilta (virrankulutus, tarve järeään crossbariin) joten sen lisäksi tarvii aina myös muita (pienempiä, nopeampia) välimuisteja toiselle puolelle crossbaria. Soveltuu siis vain uloimman tason välimuistiksi (tai no, jos välimuistitasoja on oikein monta (vähintään 4), niin EHKÄ myös toiseksi uloimmaksi tasoksi).
2) Kaikki kaistaa käyttävä IO (joka usein käsittelee dataa tasan kerran, (näyttiksellä esim. kuvan lähettäminen itse ruudulle)) tekee myös muistiaccessinsa tämän saman välimuistin läpi, ja voi heittää sieltä menemään "tärkeämpää" dataa. Toki on mahdollista tehdä virityksiä joilla "asiakas" tai "streamaava request" tunnistetaan ja hudin tullen data jätetään lataamatta välimuistiin jos sitä haluaa väärää "asiakas" tai luku on väärässä moodissa, ja samoin näille "väärien asiakkaiden" tai "streamaavassa moodissa" tehdyille kirjoituksille toimitaan write-through eikä writeback-moodissa, mutta tämä asiakkaiden syrjiminen poistaa osan siitä yksinkertaisuushyödystä joka memory side cachellä on, sitten sen käyttäminen ei enää olekaan täysin läpinäkyvää.
Memory-side-cachejä on aiemmin ollut ainakin mm.
1) Intelin iris pro-iGPUiden sisältävissä Intelin prossuissa se 64MiB tai 128MiB eDRAM-välimuisti (prossulle L4, iGPUlle L5)
2) IBMn POWER-sarjan Centaur-IO-piireille integroidut L4 välimuistit