Näissä asioissa luotan sun käsitykseen enemmän, kuin omaani. Mä muistelen että sä sanoit joskus n6 olevan pienehkö parannus ja n7 suunnittelusäännöt käy myös n6:een.
Tämän pohjalta sain käsityksen että käyttävät samoja linjoja. Joten mites tää nyt menikään?
Siten, että se, (minkä muotoisia transistoreita tehdään ja minkäpaksuisia johtoja mihinkäkin kerrokseen tehdään), ja että mitä kalustoa käytetään niiden valmistetaan on
täysin eri asioita.
N7 == 193nm litografialla tehty kaikki kerrokset, ziljoonakertainen multipatternointi tiheimmissä kerroksissa(*), ja tällä saadaan n. 57nm CPP, 40nm MMP ja 6T-korkeat standardisolut.
N7P == 193nm litografialla tehty kaikki kerrokset, ziljoonakertainen multipatternointi theimmissä kerroksissa(*), ja suurempi 64nm CPP, 40nm MMP ja 7.5T-korkeat standardisolut, mutta parempi suorituskyky kuin N7.
Ja sitten siellä on se >10 muuta kerrosta joista jokaisella on tietyt mitat jotka on jotain noita pienintä kerrosta suuremmat (keskipitkän matkan ja pitkän matkan signaalijohdotuksiin, virransyöttöön, kellosignaaliin jne. Suurimmat kerrokset on muistaakseni jotain 1um suuruusluokkaa)
N5 == EUV-litografia (täysin uudella kalustolla), ei enää tarvetta ziljoonakertaiselle multipatternoinnille, jotain selvästi pienempää MMPtä ja CPPtä(**) , ja metallikerroksia on todennäköisesti eri määrä(enemmän) ja niiden keskenäiset kokosuhteet menee ihan eri tavalla kuin N7ssa tai N7P:ssä
N6 == käytetään (ainakin tiheimmille kerroksille) samaa EUV-kalustoa kuin N5lla mutta metallikerrosten määrä ja niiden koot/niiden väliset kokosuhteet on (tarkoituksella, yhteensopivuussyistä) valittu siten, että N7lle tai N7P:lle suunniteltu design saadaan mäpättyä sille joko täysin heittämällä 1:1 (identtinen koko), tai vain skaalaaamalla jotain mittaa, eli esim. joko että kaikki mitat on esim 93% siitä mitä ne on N7lla tai N7P:llä .
Eli N6 on käytännössä lähinnä niinkuin "N7n kanssa yhteensopivaksi tehty huononnettu/halvennettu versio N5sta". TSMCn N7/N7P:llä on ollut todella paljon asiakkaita ja siitä on tullut tietynlainen "standardiprosessi jota kaikki käyttää" niin tässä on hyvin paljon järkeä sen kannalta, että maailmassa on todella paljon designeja jotka on N7lle/N7P:lle suunniteltu joille tämä mahdollistaa todella helpolla pienen suorituskykyparannuksen sekä niiden valmistamisen uudemmalla kalustolla, ilman ziljoonakertaista multipatternointia.
(*) Tuo ziljooonakertainen multipatternointi siis tarkoittaa sitä, että valmistusaika on pakosti pitkä (ja pii-pinta-alan hinta tällöin pakosti kalliihko), EUV:llä hinta sen sijaan menee siten että valmistus on nopeampaa, mutta ensin kuoritaan kermaa hyvin kalliilla hinnoittelulla kun kuoletetaan uuden EUV-kaluston hankintahintaa, mutta kun ne saadaan kuoletettua, EUVn käyttö tulee ennen pitkää halvemmaksi kuin vanhan 193nm kaluston käyttö ziljoonakertaisella multipatternoinnilla. Ja Intelin "10nm/superfin/Intel 7" lienee kaikkein eniten multipatternointia vaativa (ja siten fundamentaalisesti pinta-alaa kohden hitammin valmistettava/kallein) prosessi, kun siinä MMP on vielä pienempi (36nm) kuin TSMCn N7/N7Pssä, Samsungin "8nm" taas on selvästi isompi ja Samsungin "7nm" käyttää jo EUV-kalustoa.
(**) Noita N5n tai N6n MMP- tai CPP-lukuja ei tietääkseni ole virallisesti julkisesti julkaistu missään, itselläni olisi ehkä pääsy niihin NDAn alaisesti mutta parempi kun ei ala niitä kaivelemaan NDAn alaisista dokkareista kun en saisi sitten postata mitä niistä lukisin; Kun en ole niitä lukenut, voin vapaasti spekuloida
videocardz.com
JPR ja Mercury Research ovat nekin varmaan jotain vihreän leirin taskussa olevia firmoja jotka Jensenin käskystä jättävät AMD-kortteja laskematta.
