AMD esitteli 7 nanometrin Zen 2 -prosessorit ja Vega 20 -grafiikkapiirin

Liittynyt
17.01.2018
Viestejä
409
Vieläkö on olemassa ; AM4 / TR4 / SP3 vai , joko AMD on julkaissut uusia kantoja
Tämän ketjun perusteella on vaikeaa arvailla mihin esitetyt vaihtoehdot sopisivat , mutta
Virallisesti ei ole julkaistu täysin uusia socketteja , ?

Mutta mitä muistia on chipletissä ; erillistä L1 vai yhteistä L3 vai toimiiko noi ytimet ilman mitään omaa muistiaan
Vertaa CCX malliin jota tuskin kuopataan
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
21 452
Vieläkö on olemassa ; AM4 / TR4 / SP3 vai , joko AMD on julkaissut uusia kantoja
Tämän ketjun perusteella on vaikeaa arvailla mihin esitetyt vaihtoehdot sopisivat , mutta
Virallisesti ei ole julkaistu täysin uusia socketteja , ?

Mutta mitä muistia on chipletissä ; erillistä L1 vai yhteistä L3 vai toimiiko noi ytimet ilman mitään omaa muistiaan
Vertaa CCX malliin jota tuskin kuopataan
Edelleen olemassa AM4, TR4 ja SP3 ja nämä Rome-palvelinprosessorit menevät SP3-kantaan, ovat yhteensopivia nykyisten emojen kanssa jne.
Tuki ainakin AM4-kannalle ja muistaakseni muillekin on luvattu 2020 asti, sitä en muista oliko lupaus että 2020 julkastavat prossut sopivat vai että 2020 tulee aikaisintaan uusi kanta. Olikohan AnandTechin haastattelussa missä Papermaster sanoi aika suoraan että kanta vaihtuisi kun siirrytään DDR5-muisteihin (ja PCIe 5.0:aan ilmeisesti samassa rytäkässä)

Chipletissä on varmasti L1-välimuistit ja käytännössä varmasti L2- ja L3-välimuistit. Jos käytössä on myös L4-taso se voisi olla I/O-piirillä.
 
Liittynyt
12.12.2016
Viestejä
3 930
Ja siihen vielä hiottu piiri mukaan samaan soppaan. 15 vuoden perusteella tiedettiin myös että Epyc 1 on 1 iso piiri ja Epyc 2 tulee olemaan toinen iso piiri... Voin olla kaikesta väärässä, mutta jonkinlaisia älykkäitä argumentteja toivoisin miksi näin on.
Huono vertaus. Viimeiset 15 vuotta prosessoriin integroitu muistiohjain on tarjonnut selvästi alemmat latenssit kuin muistiohjain erillisellä piirillä suunnilleen saman aikakauden prosessoreissa. Juuri tuo pienempi latenssi oli alunperinkin tärkein syy miksi AMD siirsi muistiohjaimen prosessoriin.

Joten melkoista magiaa saa AMD säätää jos latenssi pienenee siirtämällä muistiohjain erilliselle piirille. Ei tarvitse ennustella koska asia on itsestäänselvyys. Tuo tahnaesimerkki on vastaava. Olihan mahdollista että tahnalla saadaan pienemmät lämmöt jos se tahna olisi ollut joku uusi ihmekeksintö. Eipä ollut eikä yllättänyt.

Toivoisin teitysti, että luet viestin kokonaan jossa mainetsenkin puheen olevan Epyc2:sta.
Ensinnäkään missään ei ole sanottu Zen2 piirin olevan 2CCX ja osa on jopa sitä mieltä ettei sinne sellainen mahtuisikaan. Miten sen saman CPU ja IO piirin latenssi kasvaa muisteille jos se otetaan EPYC2 ja laitetaan AM4 alustalle?
Niin ja puhuin chipleteistä joissa on ydintä. Järkeviksi vaihtoehdoiksi jää 1*8 ja 2*4 joista jälkimmäinen on selvästi järkevämpi vaihtoehto, kuten aiemmin ketjussa on perusteltu.

Toisaalta AMD:n resursseilla ei kaiken järjen mukaan ala tekemään intelin tapaan ties kuinka montaa erilaista piiriä, kun jokaisen aloituskustannuksetkin ovat suuret (suunnittelut, maskit, testit). Aivan mahdollista pari eri piiriä toki on, mutta olettamus suuntaan tai toiseen ei näytä minusta sen todenäköisemmältä.
64-ydin Epycciä voi myydä yli kymppitonnilla. Ei ole suunnittelukustannuksista tämä kiinni, koska myyntihinta voi olla todella kova.

Edelleen olemassa AM4, TR4 ja SP3 ja nämä Rome-palvelinprosessorit menevät SP3-kantaan, ovat yhteensopivia nykyisten emojen kanssa jne.
Tuki ainakin AM4-kannalle ja muistaakseni muillekin on luvattu 2020 asti, sitä en muista oliko lupaus että 2020 julkastavat prossut sopivat vai että 2020 tulee aikaisintaan uusi kanta. Olikohan AnandTechin haastattelussa missä Papermaster sanoi aika suoraan että kanta vaihtuisi kun siirrytään DDR5-muisteihin (ja PCIe 5.0:aan ilmeisesti samassa rytäkässä)

Chipletissä on varmasti L1-välimuistit ja käytännössä varmasti L2- ja L3-välimuistit. Jos käytössä on myös L4-taso se voisi olla I/O-piirillä.
Luvattiin "tukea" 2020 saakka, joka tarkoittanee 2020 prosessorien sopivan AMD:n puolesta AM4 kantaan. Emolevyjen tuki erikseen. AMD voisi tukea myös DDR5-aikakaudella AM4:a mutta AM4 tulee olemaan niin pitkäikäinen kanta ettei olisi paha juttu vaikkeivät tukisi.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
21 452
Luvattiin "tukea" 2020 saakka, joka tarkoittanee 2020 prosessorien sopivan AMD:n puolesta AM4 kantaan. Emolevyjen tuki erikseen. AMD voisi tukea myös DDR5-aikakaudella AM4:a mutta AM4 tulee olemaan niin pitkäikäinen kanta ettei olisi paha juttu vaikkeivät tukisi.
Teknisesti voiko AM4-kanta tukea DDR5:ttä vai ei riippuu toki siitä tarvitaanko sen kanssa lisäpinnejä vai ei, mutta sitä ei tulisi kuitenkaan ikinä tapahtumaan, koska se vain sotkisi markkinoita kun pitäisi arpoa mikä AM4-prossu sopii mihin AM4-emoon jne.
Kyllä se tuki luvattiin ihan emolevytasoa myöden.
 
Liittynyt
17.01.2018
Viestejä
409
Edelleen olemassa AM4, TR4 ja SP3 ja nämä Rome-palvelinprosessorit menevät SP3-kantaan, ovat yhteensopivia nykyisten emojen kanssa jne.
Tuki ainakin AM4-kannalle ja muistaakseni muillekin on luvattu 2020 asti, sitä en muista oliko lupaus että 2020 julkastavat prossut sopivat vai että 2020 tulee aikaisintaan uusi kanta. Olikohan AnandTechin haastattelussa missä Papermaster sanoi aika suoraan että kanta vaihtuisi kun siirrytään DDR5-muisteihin (ja PCIe 5.0:aan ilmeisesti samassa rytäkässä)

Chipletissä on varmasti L1-välimuistit ja käytännössä varmasti L2- ja L3-välimuistit. Jos käytössä on myös L4-taso se voisi olla I/O-piirillä.
Tuohon jatkoa ; onko tämän Epycin muistiohjain yksi yhtenäinen 8-kanavainen vai Threadripper johdannannainen 2x4-kanavaa vai jopa Ryzen perintöä 4x2 kanavan niputus
Miten nuo chipletit on ositettu , onko kaikki sisään / ulos tietoliikenne linkitetty pelkästään tämän I/O sirun kautta vai onko chiplet-ytimillä suorat kontaktit myös muisti / pcie väyliin

Tämä ihan vaan ihmettelynä , miten kuluttaja-luokan uudet prossut voitaisiin suunnitella , tuskin ne kuitenkaan tulevat lähivuosina perustumaan mihinkään ilmakoukkutekniikkaan
 

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
Huono vertaus. Viimeiset 15 vuotta prosessoriin integroitu muistiohjain on tarjonnut selvästi alemmat latenssit kuin muistiohjain erillisellä piirillä suunnilleen saman aikakauden prosessoreissa. Juuri tuo pienempi latenssi oli alunperinkin tärkein syy miksi AMD siirsi muistiohjaimen prosessoriin.

Joten melkoista magiaa saa AMD säätää jos latenssi pienenee siirtämällä muistiohjain erilliselle piirille. Ei tarvitse ennustella koska asia on itsestäänselvyys. Tuo tahnaesimerkki on vastaava. Olihan mahdollista että tahnalla saadaan pienemmät lämmöt jos se tahna olisi ollut joku uusi ihmekeksintö. Eipä ollut eikä yllättänyt.
...
Sinä täysin tahallaan jätät huomiotta se ison eron että silloin 15 vuotta sitten se muistiohjain oli kaukana prrosessorista emolevyllä sen suhteellisen hitaan ja kapean prosessoriväylän päässä eikä samasa paketoinissa chipletin vieressä ja dedikoidulöa väylällä per chiplet.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
21 452
Tuohon jatkoa ; onko tämän Epycin muistiohjain yksi yhtenäinen 8-kanavainen vai Threadripper johdannannainen 2x4-kanavaa vai jopa Ryzen perintöä 4x2 kanavan niputus
Nyt en ihan ymmärrä, kaikissa Zeppelin-pohjaisissa on käytössä ihan "sama niputus", eli jokaisella sirulla on omat 2 kanavaansa, poislukien 2. sukupolven TR:t joissa kahdesta sirusta on poistettu muistiohjaimet käytöstä.
I/O-piirin kaaviokuvassa muistiohjaimet oli pistetty ylä- ja alalaitoihin, mutta toistaiseksi ei ole kerrottu mitään siitä olisiko tietyt muistiohjaimet "naitettu" oletuksena tietyille siruille vai ei.
Miten nuo chipletit on ositettu , onko kaikki sisään / ulos tietoliikenne linkitetty pelkästään tämän I/O sirun kautta vai onko chiplet-ytimillä suorat kontaktit myös muisti / pcie väyliin
Toistaiseksi ei ole kerrottu yksityiskohtia, mutta graafien perusteella kaikki liikenne menee I/O-sirun kautta.
Tämä ihan vaan ihmettelynä , miten kuluttaja-luokan uudet prossut voitaisiin suunnitella , tuskin ne kuitenkaan tulevat lähivuosina perustumaan mihinkään ilmakoukkutekniikkaan
1 - 2 chiplettiä ja pienempi I/O-siru tai yksi isompi siru jossa on 8 - 16 ydintä (henk.koht. en usko että menisi 16 ytimeen mutta ei sitä tietenkään ikinä tiedä)
 

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
Nyt en ihan ymmärrä, kaikissa Zeppelin-pohjaisissa on käytössä ihan "sama niputus", eli jokaisella sirulla on omat 2 kanavaansa, ...
Muistanko oikein että vaikka on 2 64 bit kanavaa niin se kumminkin pystyy tekemään myös 32 bittilisä lukuja ja kirjoituksia ts kerralla ei tarvi tehdä koko kanavan (64 bit) levyistä operaatiota.
 
Liittynyt
01.11.2016
Viestejä
116
Mutta lue myös se loppuviesti, käytännössä varmasti siellä on 2x4c CCX:t eikä 1x8c CCX
Vetoja? Kumpi tahansa on mahdollista. Itse en näe mitenkään käytännössä varmaksi 2x4 ratkaisua. Molemmilla on teknisiä etuja ja haittoja.

Muistanko oikein että vaikka on 2 64 bit kanavaa niin se kumminkin pystyy tekemään myös 32 bittilisä lukuja ja kirjoituksia ts kerralla ei tarvi tehdä koko kanavan (64 bit) levyistä operaatiota.
Et. Paitsi että on pakko siirtää koko kanavan leveyttä, niin DDR3:lla ja DDR4:llä burst length eli pienin mahdollinen purske on 8, eli pienin mahdollinen kirjoitus on 512b tai 64B. (Virtaoptimointina on mahdollista katkaista lukupurske kesken, mutta uutta ei silti voi aloittaa ennen kun koko 8 sykliä on mennyt.)

Käytännössä kaikki modernin muistijärjestelmät siirtelevät aina kokonaisia cache linejä, eli juurikin 64B.

Eli esimerkkinä, jos teet x86:sessa pienimmän mahdollisen kirjoituksen, eli kirjoitat 8-bittisen luvun fyysiseen osoitteeseen x, joka ei parhaillaan ole missään cachessa, niin L1 varaa sitä varten 64B kokoisen rivin, osoitteella x && ~111111, eli sen luontaisesti järjestetyn 64B rivin jonka alueen sisälle x sopii. Kun sitä riviä ei ennestään löydy L1:sestä, niin L1 pyytää sitä L2:sesta. Kun se ei löydy sieltäkään, L2 pyytää sitä L3:sesta. Kun se ei löydy sieltäkään, niin L3 pyytää sitä muistista, ja lataa koko rivin. Jos L3 on inclusive, niin ko. rivi päätyy sekä sinne että samalla L1:seen. Kuitenkin, kun rivi on lopulta toimitettu L1:seen, niin siihen sitten vihdoinkin kirjoitetaan se yksi tavu, ja ko. rivi merkitään likaiseksi. Sitten kun kyseisestä rivistä halutaan L1 cachessa eroon, se kirjoitetaan takaisin L2:seen, ja kun siitä halutaan eroon siellä se kirjoitetaan L3:seen, ja sieltä lopulta koko rivi kirjoitetaan takaisin muistiin. Kaikki siirrot siirsivät aina koko 64B pitkän rivin.
 
Liittynyt
21.06.2017
Viestejä
6 984
Jos puhut nyt noista prosessori-chipleteistä niin olet oikeassa, ei ole sanottu että olisi 2 CCX:ää, mutta mikäli CCX on edelleen 4 ydintä (perusteluita miksi näin olisi löytyy jo aiemmin ketjusta) niin sitten niissä on 2 CCX:ää, koska kahdeksan chipletin piiri on 64-ytiminen
Vetoja? Kumpi tahansa on mahdollista. Itse en näe mitenkään käytännössä varmaksi 2x4 ratkaisua. Molemmilla on teknisiä etuja ja haittoja.
Mitä tuota anantechin haastattelua tavasin niin paperimestari oli varsin salamyhkäinen kaikesta mikä liittyi siihen kuinka coret on kytketty.
Mielestäni on varsin suuri todennäköisyys että CCX ei ole ja rakenne on tavallaan tähti, jokaiselle chipletille nopea kaistansa mutta chipletistä chiplettiin ei ole mitään kaistaa ja chiplet voisi sisäisestikin olla tähti.
Tai saattoi olla myös eräs video jonka katsoin tuossa eilen missä oli joku toinen AMD:n jamppa ja mielestäni se lipsautti että chipletistä chiplettiin ei ole linkkejä.
 
Liittynyt
22.10.2016
Viestejä
11 030
Sinä täysin tahallaan jätät huomiotta se ison eron että silloin 15 vuotta sitten se muistiohjain oli kaukana prrosessorista emolevyllä sen suhteellisen hitaan ja kapean prosessoriväylän päässä eikä samasa paketoinissa chipletin vieressä ja dedikoidulöa väylällä per chiplet.
... mutta minä postasin benchmarkit tilanteesta, jossa se ei ollut kaukana emolevyllä vaan samassa MCMssä.
Ja huomattava lisäviive silloinkin.

AMD esitteli 7 nanometrin Zen 2 -prosessorit ja Vega 20 -grafiikkapiirin
 

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
... mutta minä postasin benchmarkit tilanteesta, jossa se ei ollut kaukana emolevyllä vaan samassa MCMssä.
Ja huomattava lisäviive silloinkin.

AMD esitteli 7 nanometrin Zen 2 -prosessorit ja Vega 20 -grafiikkapiirin
Alkoi kiinostaa

Valitettavast CPU Wordilla ei ole i7-980X mallin välimuisti latensejen tietoja
(niin että näkisi mikä osa latenssista johtuu nimeomaan siitä erilisestä musitiohajimesata)

i7-980X

Level 1 cache size ? 6 x 32 KB 4-way instruction 6 x 32 KB 8-way data caches
Level 2 cache size ? 6 x 256 KB 8-way set associative caches
Level 3 cache size 12 MB 16-way set associative shared cache


i5-661

Level 1 cache size ? 2 x 32 KB instruction caches 2 x 32 KB data caches
Level 2 cache size ? 2 x 256 KB
Level 3 cache size 4 MB shared cache
Cache latency
4 (L1 cache)
10 (L2 cache)
39 (L3 cache)


Jos Zen2:lla on jättimäinen L4 joka vähentää suoraa keskusmusitin käyttöä se tietenkin autaisi kononaisviiveisiin merkittävästi.


i5-661 latenssin n. tuplautuu L3:n ja keskumusitin välillä kun taas Zen1 Epyc/Threaripper latenssin eri sirujen L3 hakujen välillä yli tuplautuu (jos muistan oikein) ts Zenillä on lähtokohtaisesti paljon parannetavaa että pääsee edes tuohon i5-661 tasoon ts on syytä olettaa että AMD on parantanut sitä merkittävästi tai muuten koko Chiplet idea olisi itsetuho.

Vai mokasinkon tuon i5-661 välimuisti viiveen tulkinassa (sivulta puutui määre joten onko se ns:iä vai kellojaksoja).



----------------------------------------------------------------------------


Jokatapauksessa Threadripperin väitemä mättää kun hän perustelee näillä viiveillä sitä että siksi AMD tekisi kokonaan eri piirin AM4 Ryzen (ei iGPU) malleja varten ja samaan aikaan vitää että AMD ei tekisi Apua 8:lla ytimellä jos tuo toteutuisi AMD joutuisi tekemään kolme täysin eriä prosesori tuotetta Zen2 sukupolveen Chipletit Epycejä (ja Thradripperejä) varten, 8-(16) ytimisen Ryzeniä vartten ja 4 ytimisen Apua varten.

Kun tosiasia on se että jos viiveet on niin suuret että sen takia Chipelttejä ei käytetä Ryzeneissä se ratkaisu mihin AMD kaupallisista systä (ei liikaa fyysisiä tuotteita toimitus/varasto ketjussa) päätyy on se että se tekee 8 ytimisen Apun jota myydään myös iGPU:tomana Ryzeninä (se iGPU puoli on vain kytketty pois käytöstä), kun se "7nm" 8 ydin Apu piirin fyysinen koko ei ole niin merkittävä kustannustekijä kuin mitä Threadripper haluaa uskoa.
 
Viimeksi muokattu:
Liittynyt
20.06.2017
Viestejä
265
Alkoi kiinostaa

Valitettavast CPU Wordilla ei ole i7-980X mallin välimuisti latensejen tietoja
(niin että näkisi mikä osa latenssista johtuu nimeomaan siitä erilisestä musitiohajimesata)

i7-980X

Level 1 cache size ? 6 x 32 KB 4-way instruction 6 x 32 KB 8-way data caches
Level 2 cache size ? 6 x 256 KB 8-way set associative caches
Level 3 cache size 12 MB 16-way set associative shared cache


i5-661

Level 1 cache size ? 2 x 32 KB instruction caches 2 x 32 KB data caches
Level 2 cache size ? 2 x 256 KB
Level 3 cache size 4 MB shared cache
Cache latency
4 (L1 cache)
10 (L2 cache)
39 (L3 cache)


Jos Zen2:lla on jättimäinen L4 joka vähentää suoraa keskusmusitin käyttöä se tietenkin autaisi kononaisviiveisiin merkittävästi.


i5-661 latenssin n. tuplautuu L3:n ja keskumusitin välillä kun taas Zen1 Epyc/Threaripper latenssin eri sirujen L3 hakujen välillä yli tuplautuu (jos muistan oikein) ts Zenillä on lähtokohtaisesti paljon parannetavaa että pääsee edes tuohon i5-661 tasoon ts on syytä olettaa että AMD on parantanut sitä merkittävästi tai muuten koko Chiplet idea olisi itsetuho.

Vai mokasinkon tuon i5-661 välimuisti viiveen tulkinassa (sivulta puutui määre joten onko se ns:iä vai kellojaksoja).
Tämä +1!

Aika paljon parannettavaa on zenin muistinohjaimessa kun nykyisellään vain tappiin kellotettuna ja kaikenmaailman twiikeillä pääsee just ja just i5-661 tasoon joka tuo 21ns lisää viivettä verrattuna smaan ytimeen jossa muistinohjain suoraan cpu:lla. Jotenkin vaikea uskoa että oltaisiin lähdetty huonontamaan tilannetta vain serveriraudan vuoksi unohtaen kaikki muut markkinat. En oo millään tavalla mikään specialisti mutta luulis että serveripuolellakin hitaista viiveistä on haittaa?
 
Liittynyt
01.02.2017
Viestejä
1 412
Nyt tässä taas pohdin, että mikäli erilliselä piirillä toteuttavat Ryzenit saattaisi 3 ccx ehkä olla myös mahdollinen (?)
12 ydintä ehkä vielä olisi sellainen että pienemmällä prosessilla teho ei karkaa emolevyspeksien ulkopuolelle (tai tarvitse laskea kelloja nykyisiä alemmas).
Eikai tuollaisen 3 ccx toteuttamiselle samalle piirille ole teknisesti kahta juuri hankalampi? (symmetria?, piirin epätasainen lämmöntuotto?)
Tosin oma veikkaus on, että keskittyvät kasvattamaan IPC:tä ja nostamaan kellotaajuuksia. Kuitenkin alkaisi kilpailla 12 ytimellä jo TR4 kantaisten kanssa osasta ostajia.
 
Liittynyt
22.10.2016
Viestejä
11 030
Nyt tässä taas pohdin, että mikäli erilliselä piirillä toteuttavat Ryzenit saattaisi 3 ccx ehkä olla myös mahdollinen (?)
12 ydintä ehkä vielä olisi sellainen että pienemmällä prosessilla teho ei karkaa emolevyspeksien ulkopuolelle (tai tarvitse laskea kelloja nykyisiä alemmas).
Eikai tuollaisen 3 ccx toteuttamiselle samalle piirille ole teknisesti kahta juuri hankalampi? (symmetria?, piirin epätasainen lämmöntuotto?)
Tosin oma veikkaus on, että keskittyvät kasvattamaan IPC:tä ja nostamaan kellotaajuuksia. Kuitenkin alkaisi kilpailla 12 ytimellä jo TR4 kantaisten kanssa osasta ostajia.
Kolmas CCX ei olisi käytännössä millään tavalla poissa IPCstä(*) eikä turbokelloista. Se voisi olla jopa oikein hyvä kompromissi.

Peruskellot olisi toki alemmat kuin kahdella CCXllä samanlaisilla ytimillä, mutta monen säikeen suorituskyky silti parempi. Ja verrattuna nykymalleihin peruskellot voisi silti todennäköisesti olla korkeammat.

Kilpaileminen TR4-kantaisten kanssa ei olisi AMDlle ongelma sen takia, että se 3-CCXäinen ryzen olisi kuitenkin halvempi valmistaa kuin EPYCistä cripplattu/downskaalattu threadripper. Ja mitä halvemmalla valmistettavan piirin saa myytyä samaan markkinasegmenttiin, sitä enemmän jää katetta käteen.

(Oletuksena, että zen2-threadripper tehdään disabloimalla Romen IO-piiristä puolet muistikanavista, ja lätkimällä sinne sopiva määrä Romen CPU-chiplettejä; En usko, että threadripperiä varten tulee mitään uutta piilastua)


(*) Toki lisä-CCXn tuoma inasen monimutkaisempi väylärakenne piirin eri osien välillä voi inasen hidastaa kommunikaatiota CCXien välillä tai muistille, mutta tämän vaikutus on hyvin, hyvin pieni, käytännössä merkityksetön.
 
Liittynyt
22.10.2016
Viestejä
11 030
Yksi oleellinen syy zen1n hitaaseen muistiviiveeseen on toisen CCXn välimuistien tarkastaminen.

Intelillä on kaikille ytimille(sekä myös näyttikselle) yhteinen LLC (CPUn näkökulmasta L3, näyttiksen näkökulmasta L4)-välimuisti. Kun siitä tulee huti, voidaan välittömästi alkaa hakemaan dataa muistista.

Ryzenilla tarvii vielä tarkastaa tilanne, että "entäs jos se data löytyykin toiselta CCXltä?". Eli kun ollaan tarkastettu että omasta L3sta tulee huti, pitää seuraavaksi tarkastaa toisen CCXn välimuistit(ja tässä ei riitä edes pelkkä L3 vaan voi olla myös toisen CCXn L2ssa, koska L3 ei ole inklusiivinen L2n suhteen, tosin onneksi tätä helpottaa L3n yhteydessä olevat L2ien "varjo-TAGit" joilla L2-osumatarkastukset saa tehtyä samalla L3-osumatarkastuksen kanssa).

Ja vasta kun selviää, että dataa ei löydy toisenkaan CCXn välimuisteista, kannattaa sitä alkaa hakemaan DRAM-muistista.

Raven Ridgellä ei ole toista CCXää, mutta sen GPU taitaa olla välimuistikoherentti CPUn kanssa(ja se GPU ei käytä samaa L3sta kuin CPU), jolloin samat tarkastukset pitää kuitenkin tehdä GPUn välimuisteista. (tästä Raven Ridgen GPUn välimuistikoherenttiudesta en ole aivan varma).

Piiri, jossa olisi vain yksi kahdeksan ytimen CCX eikä ollenkaan näyttistä mahdollistaisi siis selvästi alhaisemman muistiviiveen. Kahdeksan ytimen CCX kuitenkin helposti lisäisi L3n viivettä jonkin verran.
 
Viimeksi muokattu:
Liittynyt
21.06.2017
Viestejä
6 984
(Oletuksena, että zen2-threadripper tehdään disabloimalla Romen IO-piiristä puolet muistikanavista, ja lätkimällä sinne sopiva määrä Romen CPU-chiplettejä; En usko, että threadripperiä varten tulee mitään uutta piilastua)
Kovasti puhuuvat jotta IO-die on valmistettu 14nm prosessilla joten olisiko se sitten tosiaan sillä IBM:ltä perityllä prosessilla valmistettu ja sekin on varmaa että IO-die tulee GF:ltä.
Mikäli se tehdään sillä kalliilla prosessilla niin ehkä threadrippereihin olisi kannattavaa valmistaa leikattu piiri, puolet muistikaistoista veke ja puolet kakusta veke. Toki se riippuu varmaan pitkälti siitä millaisia määriä AMD ennakoi myyvänsä Threadrippereitä.
 

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
... tosin onneksi tätä helpottaa L3n yhteydessä olevat L2ien "varjo-TAGit" joilla L2-osumatarkastukset saa tehtyä samalla L3-osumatarkastuksen kanssa). ....
Voisiko AMD laitaa tuohon IO piiriin vastaavat muistien varjotagit jotka tarkistaessa ydin/CCX/chiplet tietäisi voiko tiedon hakea toisen Chipletin välimuistista (ja minkä chipletin missä välimuistissa se tieto on) IO-piirin L4 muistista vai täytyykö se halkea keskusmuistista.

Ja voisiko IO-piirin L4 olla inklusiivinen kaikkien chiplettejen välimuistien suhteen (iman mitään typerää edestakaisin muistiliikennettä chipletteihin) niin että chiplet voisi aina saada tiedon suoraan IO-piiristä hakematta sitä toisen Chipletin L3 tai L2 välimuistista (pikkusen epäilen että tämän ei pitäisin olla mahdollista).


Mainaan kun joku ratkaisu AMD:n on täytynyt keksiä näiden muistiviive ongelmien lievittämiseen tai muutoin koko chiplet pohajiseen rakenteeseen siirtyminen olisi umpikuja, käytännössä se kävisi vain Epyc ja Threadripper tuotteisiin ja AMD hehkutuksen perusteella uskon että AMD aikomus on käytää chiplet toteutusta tulevaisuudessa laajemminkin kuin vain kahdessa tuoteessa.
 
Viimeksi muokattu:
Liittynyt
12.12.2016
Viestejä
3 930
Teknisesti voiko AM4-kanta tukea DDR5:ttä vai ei riippuu toki siitä tarvitaanko sen kanssa lisäpinnejä vai ei, mutta sitä ei tulisi kuitenkaan ikinä tapahtumaan, koska se vain sotkisi markkinoita kun pitäisi arpoa mikä AM4-prossu sopii mihin AM4-emoon jne.
Kyllä se tuki luvattiin ihan emolevytasoa myöden.
AM2+/AM3 aikana AMD tuki kahta muistityyppiä samalla prosessorilla.

AMD ei tee emolevyjä, joten tuki riippuu lopulta emolevyjen valmistajista.


Sinä täysin tahallaan jätät huomiotta se ison eron että silloin 15 vuotta sitten se muistiohjain oli kaukana prrosessorista emolevyllä sen suhteellisen hitaan ja kapean prosessoriväylän päässä eikä samasa paketoinissa chipletin vieressä ja dedikoidulöa väylällä per chiplet.
Ja nyt tilanne on erilainen koska? Nopeampi väylä ja dedikoitu väylä eivät juurikaan auta muistilatensseihin. Muutenhan Intelkin olisi laittanut nopeamman ja dedikoidun väylän integroidun muistiohjaimen kehittämisen sijaan. Johon meni kauan.

Jokatapauksessa Threadripperin väitemä mättää kun hän perustelee näillä viiveillä sitä että siksi AMD tekisi kokonaan eri piirin AM4 Ryzen (ei iGPU) malleja varten ja samaan aikaan vitää että AMD ei tekisi Apua 8:lla ytimellä jos tuo toteutuisi AMD joutuisi tekemään kolme täysin eriä prosesori tuotetta Zen2 sukupolveen Chipletit Epycejä (ja Thradripperejä) varten, 8-(16) ytimisen Ryzeniä vartten ja 4 ytimisen Apua varten.

Kun tosiasia on se että jos viiveet on niin suuret että sen takia Chipelttejä ei käytetä Ryzeneissä se ratkaisu mihin AMD kaupallisista systä (ei liikaa fyysisiä tuotteita toimitus/varasto ketjussa) päätyy on se että se tekee 8 ytimisen Apun jota myydään myös iGPU:tomana Ryzeninä (se iGPU puoli on vain kytketty pois käytöstä), kun se "7nm" 8 ydin Apu piirin fyysinen koko ei ole niin merkittävä kustannustekijä kuin mitä Threadripper haluaa uskoa.
Jos AMD ei saa muistilatenssiongelmaa ratkottua, AMD:n on pakko tehdä eri piirejä. Nuo chipletit tulisivat vain 64-ytimiseen Epycciin, ehkä vielä 32-ytimiseenkin mutta siitä alaspäin ei koska muistilantenssit jälleen kerran. Em. ehdolla Threadripperiin eivät satavarmasti laita chiplettiä.

8-ytiminen APU on aika mahdoton ajatus. Prosessorin pinta-alasta noin kolmannes menisi näytönohjaimeen ja se olisi turha seuraavissa:

- Kaikki Epycit
- Kaikki Threadripperit
- Osa Ryzeneistä (kaikissa AM4 emolevyissä ei ole näyttöliittimiä)

Ja sitten kun vielä huomioidaan sekin ettei suurinta osaa APU-piireistä myydä 8 vaan 4 ytimisenä, suuresta osasta menisi vielä puolet ytimistäkin hukkaan. 8-ytimiselle APU:lle olisi loppujen lopuksi hyvin vähän markkinoita ja oletuksena suurin osa piireistä pitäisi pystyä myymään "täytenä". Eli valmistuskustannukset ylittäisivät suunnittelukustannukset reilusti.

Mikäli latenssiongelma ei ratkea, odotettavissa 3 erillistä piiriä:

- Chiplet: Epycit 64-ytimellä, ehkä myös 48-ydin ja 32-ydin
- 2*4 "CCX ilman GPU:ta": Ryzen, Threadripper, Epycit pienemmillä ydinmäärillä
- 1*4 GPU:n kanssa: kaikki APU:t.

Kolme erillistä piiriä ei ole käytännössä mitään kun katsoo menneisyyteen. Taas ollaan vähän liikaa otettu mallia Ryzenistä "pakko valmistaa vain yhtä piiriä". 64-ydin Epycistä voi helposti pyytää ainakin 10K$ kappale ja kun Intelillä ei ole mitään laittaa sitä vastaan, chiplet-ratkaisu voidaan suunnitella vain yhtä prosessoria varten.

Jotenkin vaikea uskoa että oltaisiin lähdetty huonontamaan tilannetta vain serveriraudan vuoksi unohtaen kaikki muut markkinat. En oo millään tavalla mikään specialisti mutta luulis että serveripuolellakin hitaista viiveistä on haittaa?
Totta kai serveripuolellakin latensseista on haittaa. Eikä AMD missään kohtaa ole sanonut Kaikkien Epyccien olevan chipletillä. Eivätkä ole jos latenssiongelmaa ei saada ratkaistua.

Kolmas CCX ei olisi käytännössä millään tavalla poissa IPCstä(*) eikä turbokelloista. Se voisi olla jopa oikein hyvä kompromissi.

Peruskellot olisi toki alemmat kuin kahdella CCXllä samanlaisilla ytimillä, mutta monen säikeen suorituskyky silti parempi. Ja verrattuna nykymalleihin peruskellot voisi silti todennäköisesti olla korkeammat.

Kilpaileminen TR4-kantaisten kanssa ei olisi AMDlle ongelma sen takia, että se 3-CCXäinen ryzen olisi kuitenkin halvempi valmistaa kuin EPYCistä cripplattu/downskaalattu threadripper. Ja mitä halvemmalla valmistettavan piirin saa myytyä samaan markkinasegmenttiin, sitä enemmän jää katetta käteen.

(Oletuksena, että zen2-threadripper tehdään disabloimalla Romen IO-piiristä puolet muistikanavista, ja lätkimällä sinne sopiva määrä Romen CPU-chiplettejä; En usko, että threadripperiä varten tulee mitään uutta piilastua)

(*) Toki lisä-CCXn tuoma inasen monimutkaisempi väylärakenne piirin eri osien välillä voi inasen hidastaa kommunikaatiota CCXien välillä tai muistille, mutta tämän vaikutus on hyvin, hyvin pieni, käytännössä merkityksetön.
Threadripperiä varten ei tule uutta piilastua, se on selvä. Tosin jälleen kerran: mikäli latenssiongelmaa ei saada ratkaistua, Threadripperiin ei satavarmasti tule chiplet ratkaisua.

Kovasti puhuuvat jotta IO-die on valmistettu 14nm prosessilla joten olisiko se sitten tosiaan sillä IBM:ltä perityllä prosessilla valmistettu ja sekin on varmaa että IO-die tulee GF:ltä.
Mikäli se tehdään sillä kalliilla prosessilla niin ehkä threadrippereihin olisi kannattavaa valmistaa leikattu piiri, puolet muistikaistoista veke ja puolet kakusta veke. Toki se riippuu varmaan pitkälti siitä millaisia määriä AMD ennakoi myyvänsä Threadrippereitä.
Kuten yllä, ei tule missään tapauksessa toteutumaan ellei muistilatenssihommaa ratkota.

Mainaan kun joku ratkaisu AMD:n on täytynyt keksiä näiden muistiviive ongelmien lievittämiseen tai muutoin koko chiplet pohajiseen rakenteeseen siirtyminen olisi umpikuja, käytännössä se kävisi vain Epyc ja Threadripper tuotteisiin ja AMD hehkutuksen perusteella uskon että AMD aikomus on käytää chiplet toteutusta tulevaisuudessa laajemminkin kuin vain kahdessa tuoteessa.
Ei edes Threadrippereihin vaan pelkästään Epyceihin. Silloin ei tarvitse olla mitään ratkaisua latenssiongelmaan.

Ei AMD sanonut sanaakaan tuon käytöstä missään muualla kuin 64-ytimisessä Epycissä. Ja kun sitä Epycciä voidaan ihan helposti myydä kymppitonnilla kappale eikä Intelillä ole mitään sitä vastaan, noilla spekseillä voi chiplet-ratkaisun suunnitella vain yhdelle mallille.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
21 452
AM2+/AM3 aikana AMD tuki kahta muistityyppiä samalla prosessorilla.

AMD ei tee emolevyjä, joten tuki riippuu lopulta emolevyjen valmistajista.
Kahdella eri prosessorikannalla. Se ei ollut AM2+ kaksilla muisteilla tai AM3 kaksilla muisteilla, vaan oli prosessori joka sopi sekä AM2+ että AM3-emoihin ja tuki molempia muisteja, kun emot tukivat yhtä muistia. Se on täysin eri asia kuin AM4-emolevy joka tukisi vain osaa AM4-prosessoreista sen perusteella mitä muistia emoon voi lykätä.

AMD voi piirisarjojen myyjänä edellyttää että niitä käytetään vain emolevyillä jotka tukevat kaikkia.
 
Liittynyt
21.06.2017
Viestejä
6 984
Ei AMD sanonut sanaakaan tuon käytöstä missään muualla kuin 64-ytimisessä Epycissä. Ja kun sitä Epycciä voidaan ihan helposti myydä kymppitonnilla kappale eikä Intelillä ole mitään sitä vastaan, noilla spekseillä voi chiplet-ratkaisun suunnitella vain yhdelle mallille.
Sinä veisaat latenssi virttä kuin jonain kiveenhakattuna totuutena. Tosiasia on se että sinun totuudet tämän asian suhteen on ihan yhtä paljon mutua kuin kaikkien muidenkin veihtoehdot koska AMD on ollut erittäin salamyhkäinen eikä ole avannut juuri lainkaan asiaa sen enempää. Ensivuoden puolella ollaan huomattavan paljon viisaampia ja nähtään että kene lottorivi lopulta osui parhaiten kohdilleen.

Tästä vänkäämistä on varmaan aivan turha jatkaa ennenkuin saadaan jotain uutta infoa.
 
Liittynyt
12.12.2016
Viestejä
3 930
Kahdella eri prosessorikannalla. Se ei ollut AM2+ kaksilla muisteilla tai AM3 kaksilla muisteilla, vaan oli prosessori joka sopi sekä AM2+ että AM3-emoihin ja tuki molempia muisteja, kun emot tukivat yhtä muistia. Se on täysin eri asia kuin AM4-emolevy joka tukisi vain osaa AM4-prosessoreista sen perusteella mitä muistia emoon voi lykätä.

AMD voi piirisarjojen myyjänä edellyttää että niitä käytetään vain emolevyillä jotka tukevat kaikkia.
Siitä olen samaa mieltä ettei AM4 tule tukemaan DDR5:tta. Kanta joka tukee DDR5:tta ei tietenkään enää olisi AM4. Voivat silti tarjota prosessorin joka sopii AM4:lle ja sille uudelle kannalle AM2+ ja AM3 tapaan. Vaikka itse prosessori onkin sitä uutta kantaa.

AMD ei voi pakottaa tekemään jokaiseen emolevyyn BIOS päivityksiä jotta tukisivat uusia prosessoreita. Se on asia joka mietityttää tällä hetkellä.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
21 452
AMD ei voi pakottaa tekemään jokaiseen emolevyyn BIOS päivityksiä jotta tukisivat uusia prosessoreita. Se on asia joka mietityttää tällä hetkellä.
Se on ihan hyvin voinut olla myyntiehdoissa mukana, meillä ei ole tietoa sopimuksen sisällöstä mutta on tieto, että AMD uskaltaa sen tuen luvata
 
Liittynyt
12.12.2016
Viestejä
3 930
Sinä veisaat latenssi virttä kuin jonain kiveenhakattuna totuutena. Tosiasia on se että sinun totuudet tämän asian suhteen on ihan yhtä paljon mutua kuin kaikkien muidenkin veihtoehdot koska AMD on ollut erittäin salamyhkäinen eikä ole avannut juuri lainkaan asiaa sen enempää. Ensivuoden puolella ollaan huomattavan paljon viisaampia ja nähtään että kene lottorivi lopulta osui parhaiten kohdilleen.

Tästä vänkäämistä on varmaan aivan turha jatkaa ennenkuin saadaan jotain uutta infoa.
No sehän tässä hauska juttu onkin. Jotkut arvelevat AMD:n jotenkin maagisesti ratkaisseen latenssiongelman (joka on ihan puhdasta arvailua ja hyvin epätodennäköistä kaiken lisäksi) ja siltä pohjalta AMD tekee pelkkää chiplettiä joka tuoteryhmään.

Sitten on se toinen vaihtoehto: AMD ei edes yrittänyt ratkaista latenssiongelmaa ja chipletit tulevat vain isojen ydinmäärien Epycceihin. Tämä vaihtoehto ratkaisee kaikki ongelmat kertaheitolla.

Jos noista pitää alkaa tässä vaiheessa arvailemaan, en laittaisi latiakaan ylemmän vaihtoehdon puolesta. Siinä mielessä olet ihan oikeassa: koska edes minkäänlaisia arvauksia siitä miten latenssiongelma on ratkaisu ei ole esitetty, voidaan jatkaa kun sellaisia tulee.
 
Liittynyt
22.10.2016
Viestejä
11 030
Sinä veisaat latenssi virttä kuin jonain kiveenhakattuna totuutena. Tosiasia on se että sinun totuudet tämän asian suhteen on ihan yhtä paljon mutua kuin kaikkien muidenkin veihtoehdot koska AMD on ollut erittäin salamyhkäinen eikä ole avannut juuri lainkaan asiaa sen enempää. Ensivuoden puolella ollaan huomattavan paljon viisaampia ja nähtään että kene lottorivi lopulta osui parhaiten kohdilleen.

Tästä vänkäämistä on varmaan aivan turha jatkaa ennenkuin saadaan jotain uutta infoa.
Se, että data kiertää ylimääräisten piirien kautta ja välissä on monimutkaisempaa väylähierarkiaa lisää varmuudella viivettä. Kysymys on vaan siitä, kuinka paljon.

Kaikissa aiemmissa tapauksissa viive on ollut ihan huomattava, eikä ole mitään syytä olettaa että AMD onnistuisi nyt keksimään maagisen eri piilastujen välille tulevan väylän jonka latenssi olisi 0.

IFOP (todennäköisin vaihtoehto eri piilastujen väliselle kytkennälle) ei ainakaan sellainen ole, siinä on ihan huomattava viive.
 
Liittynyt
01.02.2017
Viestejä
1 412
Yksi oleellinen syy zen1n hitaaseen muistiviiveeseen on toisen CCXn välimuistien tarkastaminen.

Intelillä on kaikille ytimille(sekä myös näyttikselle) yhteinen LLC (CPUn näkökulmasta L3, näyttiksen näkökulmasta L4)-välimuisti. Kun siitä tulee huti, voidaan välittömästi alkaa hakemaan dataa muistista.

Ryzenilla tarvii vielä tarkastaa tilanne, että "entäs jos se data löytyykin toiselta CCXltä?". Eli kun ollaan tarkastettu että omasta L3sta tulee huti, pitää seuraavaksi tarkastaa toisen CCXn välimuistit(ja tässä ei riitä edes pelkkä L3 vaan voi olla myös toisen CCXn L2ssa, koska L3 ei ole inklusiivinen L2n suhteen, tosin onneksi tätä helpottaa L3n yhteydessä olevat L2ien "varjo-TAGit" joilla L2-osumatarkastukset saa tehtyä samalla L3-osumatarkastuksen kanssa).

Ja vasta kun selviää, että dataa ei löydy toisenkaan CCXn välimuisteista, kannattaa sitä alkaa hakemaan DRAM-muistista.

Raven Ridgellä ei ole toista CCXää, mutta sen GPU taitaa olla välimuistikoherentti CPUn kanssa(ja se GPU ei käytä samaa L3sta kuin CPU), jolloin samat tarkastukset pitää kuitenkin tehdä GPUn välimuisteista. (tästä Raven Ridgen GPUn välimuistikoherenttiudesta en ole aivan varma).

Piiri, jossa olisi vain yksi kahdeksan ytimen CCX eikä ollenkaan näyttistä mahdollistaisi siis selvästi alhaisemman muistiviiveen. Kahdeksan ytimen CCX kuitenkin helposti lisäisi L3n viivettä jonkin verran.
Onko tilanne, etteivät tarkista muiden ccx:ien muisteja ollenkaan tietoisena valintana, vaan hakevat suoraan keskusmuistista, jos ei löydy L4-muistista mielekäs? Siis miten merkittävä menetys suorituskyvylle olisi se, että välillä haetaan keskusmuistista vaikka tieto sattuisi olemaan jonkin toisen ccx:n muistissa?
 

prc

Liittynyt
18.10.2016
Viestejä
873
Onko tilanne, etteivät tarkista muiden ccx:ien muisteja ollenkaan tietoisena valintana, vaan hakevat suoraan keskusmuistista, jos ei löydy L4-muistista mielekäs? Siis miten merkittävä menetys suorituskyvylle olisi se, että välillä haetaan keskusmuistista vaikka tieto sattuisi olemaan jonkin toisen ccx:n muistissa?
Silloinhan se L4 välimuisti olisi hyödytön, ei siihen silloin kannattaisi pahemmin transistoreja tuhlata.

Taitaa liene nyt haku keskusmuistista olla noin 3-4x pitempi viiveinen kun jos löytyy L3:sta. Tarkistelu viiveet on varmasti lyhyemmät.
 
Viimeksi muokattu:
Liittynyt
01.02.2017
Viestejä
1 412
Silloinhan se L4 välimuisti olisi hyödytön, ei siihen silloin kannattaisi pahemmin transistoreja tuhlata.

Taitaa liene nyt haku keskusmuistista olla noin 3-4x pitempi viiveinen kun jos löytyy L3:sta. Tarkistelu viiveet on varmasti lyhyemmät.
Siis L4 muisti oisi hyödytön, mikäli ei tarkistaisi toisten ccx:ien L3 ja L2? Tarkoitan, että tolla I/O-piirillä olisi L4 ja jos siihen ei osuisi ei lähtisi tarkistelemaan jokaista muuta ccx:ää. Vai pystyykö kaikkien muiden CCX:ien välimuistit tarkistamaan yhdellä kertaa? Jos tossa oisi 16 ccx:ää kuten todennäköiseltä näyttää. Joutuisiko tarkistamaan jopa 15 kertaa onko toisen ccx:n muistissa?
 
Viimeksi muokattu:
Liittynyt
27.12.2016
Viestejä
1 837
Jos asiaa tarkastelee HSA lasien läpi niin tullaan näkemään erilaisia tuotteita joissa CPU ja GPU piirejä integroidaan sekä muistien että lisälaitepiirien kanssa samaan pakettiin IF verkolla. Muuttuvat osat tehdään IO piirille jota on helpompi varioida. Eikä emolla tarvitse olla näyttöliitintä vaan kaikki voidaan tunneloida IO piirille integroitavan TB ohjaimen läpi.
Tavallaan palataan ajassa järjestelmäarkkitehtuurin osalta 25 vuotta takaisin päin.
Ne hyödyt tulevat sitten skaalautuvuuden ja ohjelmointimallin kautta.
 
Liittynyt
22.10.2016
Viestejä
11 030
Onko tilanne, etteivät tarkista muiden ccx:ien muisteja ollenkaan tietoisena valintana, vaan hakevat suoraan keskusmuistista, jos ei löydy L4-muistista mielekäs? Siis miten merkittävä menetys suorituskyvylle olisi se, että välillä haetaan keskusmuistista vaikka tieto sattuisi olemaan jonkin toisen ccx:n muistissa?
Ei intelillä ole mitään ccxiä. Ja kun intelillä(vielä coffee lakessa ja sitä vanhemmissa prossuissa) LLC ja L2 ja L1t ovat kaikki keskenään inklusiivisia, riittää tarkastaa L3, koska tällöin jos jotain ei ole L3ssa, sitä ei ole myöskään L2ssa eikä L1ssä. zenissä L2 ja L3 eivät ole keskenään inklusiivisia(L1t ja L2 ovat) joten pitää tarkastaa myös L2(mutta ei L1siä).

Tosin skylake-sp:ssä tämä inklusiivisuus poistui L2n ja L3n väliltä intelillä, siinä pitää tarkastaa myös L2t. Veikkaan, että siinä on niiden tarkastamiseen jotain zenin varjo-tagien tapaisia optimointeja.

Välimuistin koherenttius pakottaa varmistamaan, että missään ei ole datasta likaista kopiota.
 
Liittynyt
01.02.2017
Viestejä
1 412
Ei intelillä ole mitään ccxiä. Ja kun intelillä(vielä coffee lakessa ja sitä vanhemmissa prossuissa) LLC ja L2 ja L1t ovat kaikki keskenään inklusiivisia, riittää tarkastaa L3, koska tällöin jos jotain ei ole L3ssa, sitä ei ole myöskään L2ssa eikä L1ssä. zenissä L2 ja L3 eivät ole keskenään inklusiivisia(L1t ja L2 ovat) joten pitää tarkastaa myös L2(mutta ei L1siä).

Tosin skylake-sp:ssä tämä inklusiivisuus poistui L2n ja L3n väliltä intelillä, siinä pitää tarkastaa myös L2t. Veikkaan, että siinä on niiden tarkastamiseen jotain zenin varjo-tagien tapaisia optimointeja.

Välimuistin koherenttius pakottaa varmistamaan, että missään ei ole datasta likaista kopiota.
Okei, eli on pakko tarkistaa. Funtsin vaan, jos ois nopeampaa suunnata tossa suoraan välimuistiin mikäli I/O piirin muistista ei löytyis, mut tää selvensi. Eli ei voi :)
 
Liittynyt
22.10.2016
Viestejä
11 030
Okei, eli on pakko tarkistaa. Funtsin vaan, jos ois nopeampaa suunnata tossa suoraan välimuistiin mikäli I/O piirin muistista ei löytyis, mut tää selvensi. Eli ei voi :)
No sen IO-piirin potentiaalisesta välimuistista ei tiedetä vielä mitään, edes sitä, että onko sitä ollenkaan.

Oikeastaan sen potentiaalisen IO-piirin välimuistille on muutama eri vaihtoehto:

1) Sitä ei ole.
2) Se on iso ja inklusiivinen kaikkien CCXien välimuistien kanssa. Silloin riittää tarkastaa, onko jotain dataa siellä. Jos ei ole, ei sitä voi olla myöskään minkään CCXn L3ssa eikä minkään ytimen L1/L2ssa
3) Se ei ole inklusiivinen CCXien välimuistien kanssa. Tällöin tarvii tarkastaa CCXien välimuistit.
4) Se on muistin puolella jolloin tämän suhteen on kuin sitä ei olisi (tästä lisää alempana)

Ja vaikka siellä IO-piirillä ei olisi itse L4-välimuistia, tai se ei olisi inklusiivinen tai muistin puolella, siellä IO-piirillä voi kuitenkin olla kirjanpitoa siitä, mitä CCXien L3sta (ja L2sta, mikäli ei-inklusiivinen sudhe L2n ja L3n välillä säilyy) löytyy, näiden tarkastusten nopeuttamiseksi. Sinne voisi jopa laittaa kirjanpitoa muiden sokettien CCXien L3n sisällöstä.

En nyt kuitenkaan muista ulkoa kovin hyvin, miten nuo välinmuistin koherenttiusprotokollat toimii, että miten tämä käytännössä menisi, mutta luulisin, että näihinkin saisi helpolla haaskattua aika paljon SRAMia, ja näillä voisi toisaalta sitä muistiviivettä pudottaa ehkä selvästi.


Mutta siis, oleellisin toimintaperiaatevalinta tuon potentiaalisen L4-välimuistin toiminnan kannalta tulee vastaan siinä, palveleeko se oman soketin ytimien tekemiä muistihakuja kaikkialla oleviin osoitteisiin, vai kaikkien muidenkin sokettien ytimien (sekä IO-laitteiden) tekemiä muistihakuja omiin muistikanaviinsa kytkettyihin osoitteisiin. Eli onko se "prosessorin puolella" vai "muistin puolella".


Jälkimmäinen tarkoittaisi sitä, että se voisi olla täysin "läpinäkyvä" eikä sen kanssa tarvisi mitään koherenttiusprotokollaa, koska kukaan ei voisi lukea muistia tämän välimuistin ohi, muistiluvut kenen tahansa toimesta tämän hallitsemiin osoitteisiin tulisivat aina tämän välimuistin kautta.
Osumatarkkuus olisi myös parempi, koska tällöin eri sokettien L4-välimuistit eivät voisi sisältää samaa dataa moneen kertaan, kaikkien L4-välimuistien yhteinen kapasiteetti tulisi paremmin käytettyä.
Tällöin kuitenkin tämän välimuistin viive olisi selvästi suurempi, koska sitä pitäisi accessoida 1) samaan sokettiin kytketty muistia käytettäessä system agentin crossbarin yli (se kytkentäverkko jonka kautta IO-laitteet ja muille soketeille menevät linkit on kytketty) 2) eri soketissa olevaa muistia accessoidessa soketteja yhdistävän linkin yli, toiselta soketilta.

Intelin eDRAM-pohjainen L4/L5-välimuisti toimii tuolla periaatteella, että se on "muistin puolella" eikä "ytimien puolella", myös IO-laitteet tekevät muistiaccessinsa sen kautta jolloin siinä ei tarvita mitään koherenttiusprotokollaa.

https://www.hotchips.org/wp-content...HC28.23.911-Skylake-Doweck-Intel_SK3-r13b.pdf <-- tuolla slide 17

IBMn Power-prosessorien Centaur-piireillä oleva L4-välimuisti on myös tällaista muistin puolella olevaa välimuistia.
 

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
...
Taas ollaan vähän liikaa otettu mallia Ryzenistä "pakko valmistaa vain yhtä piiriä".
...
Ei Minä en sanonut yksi minä sanoin kaksi, ts kaksi eri CPU toteutusta (Chiplet ja Apu) ja yksi tai kaksi IO-piiriä (riipuen siiitä tuleeko erilisiä Ryzen (IO-piiriä käyttäviä) malleja vai toteutetaanko kaikki Ryzen mallit Apuja karsimalla.

Tosin jos vängällä haluat että Thredripperissä ei käytetä chiplettejä niin voisihan sitä jonkunlaisen vanilla Treadripperin toteutta käyttämättä kahta Apua (ilman iGPU:ita) yhdessä Threaripperissö ;-p
 
Viimeksi muokattu:

IcePen

Typo Generaatroti ;-)
Tukijäsen
Liittynyt
17.10.2016
Viestejä
5 966
...
2) Se on iso ja inklusiivinen kaikkien CCXien välimuistien kanssa. Silloin riittää tarkastaa, onko jotain dataa siellä. Jos ei ole, ei sitä voi olla myöskään minkään CCXn L3ssa eikä minkään ytimen L1/L2ssa
3) Se ei ole inklusiivinen CCXien välimuistien kanssa. Tällöin tarvii tarkastaa CCXien välimuistit.
4) Se on muistin puolella jolloin tämän suhteen on kuin sitä ei olisi (tästä lisää alempana)
...
Jotain tuonkaltaista itse kuvittelin olevan siinä IO-Piirissä, AMD:han oli tässävaihessa ihan tahallaan hyvin vähäsanainen IO-Piirin sisälllöstä/toiminnasta ja se IO-Piiri on ainoa "ässähihassa" jolla AMD pystyy kiertämään noita latenssi ongelmia.

Toisalta jos AMD ei vedä tuolla IO-piirillä "jänistähatusta" niin koko AMD:n Chiplet systeemin jää vähän suutariksi pitkäikäisyyden kannalta, seuraavissa prosessorisukupolvissahan ydimäärät vain kasvaa ja kasvaa joten tuo eri välimuistien välinen toiminta tulee ainavain tärkeaämpään asemaan.


PS Itse unohdin kokonaan tuon potentiaalisen toisen prosessorikannan olemassaolon ja miten se vaikuttaa välimuisti tarpeisiin.
 
Liittynyt
12.12.2016
Viestejä
3 930
Ei Minä en sanonut yksi minä sanoin kaksi, ts kaksi eri CPU toteutusta (Chiplet ja Apu) ja yksi tai kaksi IO-piiriä (riipuen siiitä tuleeko erilisiä Ryzen (IO-piiriä käyttäviä) malleja vai toteutetaanko kaikki Ryzen mallit Apuja karsimalla.

Tosin jos vängällä haluat että Thredripperissä ei käytetä chiplettejä niin voisihan sitä jonkunlaisen vanilla Treadripperin toteutta käyttämättä kahta Apua (ilman iGPU:ita) yhdessä Threaripperissö ;-p
Se oli lainausmerkeissä ihan tarkoituksella. I/O piiriä käyttäviä Ryzeneitä ei tule ellei latenssiongelmaa ratkaista halvalla, eli todennäköisyys hyvin lähellä nollaa. AMD:n resursseilla ei ole järkeä alkaa ratkomaan ongelmaa (I/O piirin aiheuttama latenssi) johon on jo ratkaisu (prosessoriin integroitu muistiohjain ja CCX). APU:n karsiminen tulee liian kalliiksi mikäli se APU oikeasti valmistetaan.

Juuri tuo kaksi Ryzeniä (ilman APU:a) Threadripperiin on se todennäköisin skenaario.
 
Liittynyt
01.11.2016
Viestejä
116
Juuri tuo kaksi Ryzeniä (ilman APU:a) Threadripperiin on se todennäköisin skenaario.
En usko että on pienintäkään mahdollisuutta että TR on mitään muuta kuin EPYC josta karsittu puolet muistikanavista/PCI-E väylistä.

Ihan oikeasti, sen IO-piirin hinta TR:ään on pyöreä nolla. AMD ylläpitää serverimarkkinoilla samoja ominaisuuksia kaikilla saman socketin prossuilla. Tämä tarkoittaa että kaikki EPYC IO-piirit jossa on pieninkin vika PCI-e väylissä tai muistiohjaimessas eivät sovi EPYCiin. Jos AMD myy edes murto-osan haluamistaan prossuista, niitä viallisia IO-piirejä on heittämälllä enemmän kun koko TR:n myynti. Jos ko. piireissä on jotain kakkua, niin sen jakaminen puolen corejen kanssa antaa TR:lle juuri sellaisen edun joka saa sen myymään kuin häkä. Vaikka latenssit olis huonommat kuin AM4:sessa.

Ja edelleen, yhden piirin toteuttaminen 7nm prosessille on $300M. Se on niin paljon, että AMD tuotantoluvuilla on halvempi ostaa enemmän kiekkoja ja polttaa ylimääräistä piitä kuin tehdä kaksi client-SOC:ia. Jos AMD tekee toisen 7nm SOC:in, niin se tulee olemaan se APU. Kolmatta ei tule, jos työpöytäkäyttöön tulee >8 ydintä, niin se tehdään erillisellä IO-piirillä.
 
Liittynyt
22.10.2016
Viestejä
11 030
Ja edelleen, yhden piirin toteuttaminen 7nm prosessille on $300M.
Onko jotain lähdettä tälle luvulle?

Itse löydän vaan pari lukua, mm. että gartnerin mukaan piirisuunnittelu "7nm" prosessille maksaa keskimäärin 271 miljoonaa. Käsittääkseni tässä ei ole kyse kuitenkaan pelkästä piirin layouttaamisesta vaan tuossa luvussa on mukana hyvin paljon sellaista suunnittelua, joka tarvii tehdä vain kerran, jos suunnitellaan useita piirejä joissa huomattava osa logiikasta on samaa.

Ja tuolla arvioidaan maskin hinnaksi 15 miljoonaa:

https://www.euvlitho.com/2017/P33.pdf
 
Viimeksi muokattu:
Liittynyt
01.02.2017
Viestejä
1 412
Nyt heitän oman veikkauksen, että vetäsevät kumminkin sen 3 ccx ryzenin, 1 ccx apun ja threadripperit sit joko ryzenit liimaillen tai epyc pohjaisina (mahd molempia, jos tulee suuria ydinmääriä)

Tuolla sais AM4 kannalle 4 core apun, 6,9 ja 12 core ryzenit. Nykyisinkin se 4 core ryzen ilman apua taitaa olla melko marginaalituote (jonka voisi tehdä apuistakin, jos markkinoilla haluaa pitää) ja voisihan kai siitä 3 ccx sulkea yhden kokonaan... kai
 
Liittynyt
22.10.2016
Viestejä
11 030
Nyt heitän oman veikkauksen, että vetäsevät kumminkin sen 3 ccx ryzenin, 1 ccx apun ja threadripperit sit joko ryzenit liimaillen tai epyc pohjaisina (mahd molempia, jos tulee suuria ydinmääriä)

Tuolla sais AM4 kannalle 4 core apun, 6,9 ja 12 core ryzenit. Nykyisinkin se 4 core ryzen ilman apua taitaa olla melko marginaalituote (jonka voisi tehdä apuistakin, jos markkinoilla haluaa pitää) ja voisihan kai siitä 3 ccx sulkea yhden kokonaan... kai
Melko varmasti Ryzen2sten "liimaaminen" ei tule seuraavassa sukupolvessa olemaan mahdollista, jos sille tulee oma piirinsä. Siihen ei tulla laittamaan sen "liimaamisen" mahdollistavia väyliä, koska niistä tulee aivan turhaa lisähintaa sille piirille. (Raven Ridgessäkään ei näitä ole.)

Zeppelinissä ne väylät on koska EPYC käyttää samaa piilastua, mutta nyt kun EPYCille on omat piilastunsa, ei potentiaaliseen puhtaaseen ryzen-piilastuun tarvi laittaa mitään sellaista mitä ryzen-tuotteessa ei tarvita. Eli Threadripper tulee EPYCistä IO-piiriä cripplaten ja ccx-chiplettien määrää vähentämällä.
 
Liittynyt
17.01.2018
Viestejä
409
AMD on kehittänyt vuosia Ryzen moduuliprossuja , Summit . Raven , Pinnacle
Nuo kaikki perustuvat CCX moduuliin jossa on 4-Zen ydintä , tuntuisi hullun hommalta hylätä kaikki tehty kehitystyö
Jos taasen CPU hun ängetään 3s CCX niin AM4 socketin pinnit loppuvat kesken ja koko IF kalvosto menisi uusiksi
Noissahan on jonkun "mikälie" alihankkija muistinohjaimet jotka ovat se pullonkaula

Vaan eipä tunnu kukaan tietävän tai arvaavan millaiset muistiohjaimet uusissa Epyceistä löytyy
 
Liittynyt
01.02.2017
Viestejä
1 412
AMD on kehittänyt vuosia Ryzen moduuliprossuja , Summit . Raven , Pinnacle
Nuo kaikki perustuvat CCX moduuliin jossa on 4-Zen ydintä , tuntuisi hullun hommalta hylätä kaikki tehty kehitystyö
Jos taasen CPU hun ängetään 3s CCX niin AM4 socketin pinnit loppuvat kesken ja koko IF kalvosto menisi uusiksi
Noissahan on jonkun "mikälie" alihankkija muistinohjaimet jotka ovat se pullonkaula

Vaan eipä tunnu kukaan tietävän tai arvaavan millaiset muistiohjaimet uusissa Epyceistä löytyy
Onko siinä virransyötön pinnit joka ytimelle, vai miksi pinnit loppuisivat? Eikö virransyöttöä voisi reitittää niin että saisi ytimet virtaa? I/O- puoli kuitenkaan ei muuttuisi emolevyn suuntaan kun olisi sama määrä pcie linkkejä ja muistiväyliä.
 
Liittynyt
22.10.2016
Viestejä
11 030
AMD on kehittänyt vuosia Ryzen moduuliprossuja , Summit . Raven , Pinnacle
Nuo kaikki perustuvat CCX moduuliin jossa on 4-Zen ydintä , tuntuisi hullun hommalta hylätä kaikki tehty kehitystyö
Ei; se, että rakennetta hiukan muutettaisiin olisi mitään "kehitystyön hylkäämistä". Ja sieltä on joka tapauksessa tulossa uudet zen2-ytimet.

Jos taasen CPU hun ängetään 3s CCX niin AM4 socketin pinnit loppuvat kesken ja koko IF kalvosto menisi uusiksi
Ei sillä ydinmäärällä ole mitään tekemistä tarvittavan pinnimäärän kanssa. Sieltä piiriltä ei lähde ulos tasan yhtään ydinkohtaista linjaa.

Noissahan on jonkun "mikälie" alihankkija muistinohjaimet jotka ovat se pullonkaula
DRAM-pohjaisen keskusmuistin viive järjestelmässä jossa on monia tasoja välimuisteja ja monimutkaisia välylähierarkioita on todella monimtukainen juttu. Ja siihen vaikuttaa aika paljon muutkin asiat kuin pelkästään se muistiohjain. Eniten siihen vaikuttaa usein se, paljonko kulutetaan aikaa muualla ennen kuin edes käsketään sen DRAM-ohjaimen tehdä mitään.
 
Liittynyt
17.01.2018
Viestejä
409
Onko siinä virransyötön pinnit joka ytimelle, vai miksi pinnit loppuisivat? Eikö virransyöttöä voisi reitittää niin että saisi ytimet virtaa? I/O- puoli kuitenkaan ei muuttuisi emolevyn suuntaan kun olisi sama määrä pcie linkkejä ja muistiväyliä.
Fyysisesti tuo Ryzen PCB on rajallinen , 3s CCX olisi pakko sijoittaa kahden valmiin moduulin väliin , mutta just siellä sijaitsevat nuo prossun IO ( in/ out ) komponentit , ne olisi joko siirrettävä tai lisättävä IF kalvostoa , mutta tuollainen vehje todennäköisesti polttaisi itsensä jos se saataisiin käynnistymään , ainakaan AMDn vakiojäähyt eivät riittäisi mihinkään
Emovalmistajilla on ollut ratkaisemattomia ongelmia tuotannon siirtyessä 14LPP FinFET tekniikasta 12 LP FinFET tegnologiaan , eli tuskin nykyiset AM4 emot kykenisivät yhtymään noihin 3-kanta grilleihin
Sen sijaan TR pohjaan voisi tulla prossu jossa pohjana olisi Zen -moduuli ja toisen moduulin paikalla 2 Rome lähtöistä Chiplettiä jolloin siellä olisi paljon työytimiä , todennäköisesti tälläinen sekarakenne vaatisi moduulien väliin L4 / L5 palikan puskuroimaan prossun sisäistä ja io liikennettä
 
Liittynyt
01.02.2017
Viestejä
1 412
Fyysisesti tuo Ryzen PCB on rajallinen , 3s CCX olisi pakko sijoittaa kahden valmiin moduulin väliin , mutta just siellä sijaitsevat nuo prossun IO ( in/ out ) komponentit , ne olisi joko siirrettävä tai lisättävä IF kalvostoa , mutta tuollainen vehje todennäköisesti polttaisi itsensä jos se saataisiin käynnistymään , ainakaan AMDn vakiojäähyt eivät riittäisi mihinkään
Emovalmistajilla on ollut ratkaisemattomia ongelmia tuotannon siirtyessä 14LPP FinFET tekniikasta 12 LP FinFET tegnologiaan , eli tuskin nykyiset AM4 emot kykenisivät yhtymään noihin 3-kanta grilleihin
Sen sijaan TR pohjaan voisi tulla prossu jossa pohjana olisi Zen -moduuli ja toisen moduulin paikalla 2 Rome lähtöistä Chiplettiä jolloin siellä olisi paljon työytimiä , todennäköisesti tälläinen sekarakenne vaatisi moduulien väliin L4 / L5 palikan puskuroimaan prossun sisäistä ja io liikennettä
Nyt en kyl hiffaa mitä ajat takaa. Siis jos (kun) ovat suunitelleet uudelleen piirin zen 2 en ymmärrä miksei ccx:iä olisi voinut sijoittaa "vinkkeliin" niin, että valmis piiri on nelikanttinen ja I/O-alue on yhdessä nurkassa. Olennaistahan tässä on se, että pienemmällä nodella tehonkulutuksen samoilla kelloilla pitäisi huomattavasti laskea ja osakuorma boosteissa ei kaikki ytimet ole käytössä.
Toi sun chiplettizenmoduulihässäkkäsi ei ainakaan yhtään toimivammalta kuulosta. Sekoittaisit vielä zen+ ja zen 2 ytimiä keskenään?
 
Liittynyt
22.10.2016
Viestejä
11 030
Fyysisesti tuo Ryzen PCB on rajallinen
Prosessoria ei tehdä PCBstä vaan piistä.

, 3s CCX olisi pakko sijoittaa kahden valmiin moduulin väliin , mutta just siellä sijaitsevat nuo prossun IO ( in/ out ) komponentit , ne olisi joko siirrettävä tai lisättävä IF kalvostoa
Ei zenissä ole mitään moduuleita. Bulldozerissa oli moduuleita. Eikä CCXien välissä ole mitään IO-komponentteja joiden "siirrossa" olisi yhtään mitään ongelmaa.




Kun nuo CCXt putoaa pinta-alaltaan noin puoleen "7nm" valmistustekniikan myötä, niitä mahtuu aivan helposti 3 vierekkäin.

Tai sitten niitä mahtuu kaksi päällekkäin ja kolmannen päälle vaikka näyttistä. Tai sitten niitä mahtuu 4 2x2-muodostelmaan, koska paketti on nelikulmainen ja siinä on todella runsaasti tilaa pystysuunnassa kun tuo nyky-zeppelin on noin pitkulainen.

, mutta tuollainen vehje todennäköisesti polttaisi itsensä jos se saataisiin käynnistymään , ainakaan AMDn vakiojäähyt eivät riittäisi mihinkään
:facepalm:

7nm valmistustekniikan uhotaan pudottavan sähkönkulutus puoleen samalla kellotaajuudella.

Ja jännitettä ja kelloa hiukan pudottamalla saa sähkönkulutusta ja lämmöntuottoa todella helpolla paljon alemmaksi. (jollain n. 20% kellotaajuuspudotuksella pääsee n. puoleen sähkönkulutukseen ja lämmöntuottoon)

Että lämmöntuotto ei todellakaan ole yhtään mikään ongelma vaikka ytimien määrää lisättäisiin.

Emovalmistajilla on ollut ratkaisemattomia ongelmia tuotannon siirtyessä 14LPP FinFET tekniikasta 12 LP FinFET tegnologiaan
Höpöhöpö. Ja emolevyjä ei tuoteta milään tuollaisilla tekniikoilla, ne on PCBtä eikä piitä.

, eli tuskin nykyiset AM4 emot kykenisivät yhtymään noihin 3-kanta grilleihin
Mitä ihmettä tuo lause on edes tarkoittavinaan?

Sen sijaan TR pohjaan voisi tulla prossu jossa pohjana olisi Zen -moduuli ja toisen moduulin paikalla 2 Rome lähtöistä Chiplettiä jolloin siellä olisi paljon työytimiä , todennäköisesti tälläinen sekarakenne vaatisi moduulien väliin L4 / L5 palikan puskuroimaan prossun sisäistä ja io liikennettä
:facepalm:

Hohhoijaa. Nyt ollaan pihalla kuin lumiukko.

Ei välimusitit tule minkään eri ydinten väliin vaain ydinten ja MUISTIN väliin. Niiden tehtävä on nopeuttaa MUISTIHAKUJA, eikä käskykannassa edes ole mitään käskyjä siirtää dataa suoraan ydinten välillä vaan ainoastaan käskyt siirtää dataa musitiin tai muistista. "ydinten välinen kommunikaatio" on vain sivuvaikutusta siitä, että muistista osoitettava data onkin ennestään jo jonkun muun ytimen välimuistissa.
 
Liittynyt
17.01.2018
Viestejä
409
Prosessoria ei tehdä PCBstä vaan piistä..
Prosessoria ei rakenneta ilmaan vaan piirilevyn päälle


/files/styles/1200px/private/102426-zen-core-die-shot-1260x709.jpg?itok=02n8zFZ1



Kun nuo CCXt putoaa pinta-alaltaan noin puoleen "7nm" valmistustekniikan myötä, niitä mahtuu aivan helposti 3 vierekkäin.

Tai sitten niitä mahtuu kaksi päällekkäin ja kolmannen päälle vaikka näyttistä. Tai sitten niitä mahtuu 4 2x2-muodostelmaan, koska paketti on nelikulmainen ja siinä on todella runsaasti tilaa pystysuunnassa kun tuo nyky-zeppelin on noin pitkulainen.



:facepalm:

7nm valmistustekniikan uhotaan pudottavan sähkönkulutus puoleen samalla kellotaajuudella.

Ja jännitettä ja kelloa hiukan pudottamalla saa sähkönkulutusta ja lämmöntuottoa todella helpolla paljon alemmaksi. (jollain n. 20% kellotaajuuspudotuksella pääsee n. puoleen sähkönkulutukseen ja lämmöntuottoon)

Että lämmöntuotto ei todellakaan ole yhtään mikään ongelma vaikka ytimien määrää lisättäisiin.
Lämmöntuotto ei ole ongelma ? Paljonko lyöt vetoa


. Ja emolevyjä ei tuoteta milään tuollaisilla tekniikoilla, ne on PCBtä eikä piitä..
Siis mitä tämä tarkoittaa ? emoilla Ei ole väyliä / prossuilla ei ole väyliä
Mitä tekemistä piillä on PCB väylien kanssa



Mitä ihmettä tuo lause on edes tarkoittavinaan?



:facepalm:
QUOTE="hkultala, post: 3917969, member: 4329"]
Hohhoijaa. Nyt ollaan pihalla kuin lumiukko.

Ei välimusitit tule minkään eri ydinten väliin vaain ydinten ja MUISTIN väliin. Niiden tehtävä on nopeuttaa MUISTIHAKUJA, eikä käskykannassa edes ole mitään käskyjä siirtää dataa suoraan ydinten välillä vaan ainoastaan käskyt siirtää dataa musitiin tai muistista. "ydinten välinen kommunikaatio" on vain sivuvaikutusta siitä, että muistista osoitettava data onkin ennestään jo jonkun muun ytimen välimuistissa.
Tziizus mitä tulkintaa
Kyseessä oli ja on edelleen kahden moduulin ja IF kalvoston välinen muistiliikenne
miten helvatussa sen voi sekoittaa erillisiin ytimiin
 

E.T

Liittynyt
27.02.2017
Viestejä
6 254
Prosessoria ei rakenneta ilmaan vaan piirilevyn päälle



Tziizus mitä tulkintaa
Kyseessä oli ja on edelleen kahden moduulin ja IF kalvoston välinen muistiliikenne
miten helvatussa sen voi sekoittaa erillisiin ytimiin
Prosessorit ja kaikki vastaavat puolijohteet tehdään piistä leikatulle ohuelle kiekolle.
Valmistuksen jälkeen piikiekosta irti leikatut valmiit "sirut" sitten kiinnitetään kyseisen puolijohdekomponentin käyttämään alustaan ja kotelointiin.


Zenin ydinkomplekseilla ei ole mitään tekemistä Bulldozerin moduulien kanssa.
Ja kuten Zen2 EPYCin chipletit kertovat, kahden CCX:n/8 ytimen tilantarve on 7nm:llä niin paljon pienempi, että samalle piisirulle mahtuisi kolmaskin CCX (tai jonkinlainen iGPU) ilman sirun koon kasvamista kohtuuttomaksi.
CCX:iä sitten käsitellään suunnittelussa kokonaisuuksina, joita voidaan sijoittaa sirulle eräässä mielessä kuin aiemmin ytimiä, suuremmassa mittakaavassa vain.
Ei InfinityFabricissa ole rajoituksia, että siihen voitaisiin kytkeä kiinni vain kaksi tuon luokan blokkia.
Kahden CCX:n lisäksi siinä on nykyisinkin kiinni muistikanavien ohjaimet ja kaikki I/O logiikka, jotka on sijoiteltuna pitkin fyysisen piisirun reunoja.
 
Liittynyt
01.11.2016
Viestejä
116
Onko jotain lähdettä tälle luvulle?
Etsin kovasti enkä löytänyt. Ihan oli muistikuva että jossain on koko touhusta kirjoitettu erillinen artikkeli, mutta ehkä muistini tekee tepposiaan. Tuo 276M on arvio ajalta kauan ennen kun 7nm oikeasti oli ajankohtainen.

Kyseessä oli ja on edelleen kahden moduulin ja IF kalvoston välinen muistiliikenne
Zen ei sisällä yhtään mitään rakennetta josta käytetään termiä moduuli. Tarkoititko CCX:ää vai mitä?
 
Toggle Sidebar

Statistiikka

Viestiketjut
237 484
Viestejä
4 163 870
Jäsenet
70 414
Uusin jäsen
O&G

Hinta.fi

Ylös Bottom