@hkultala voisi tulla valaisemaan, hänellä käsittääkseni on kokemusta ihan käytännössä näistä
Itse asiassa aiemmin olen hoitanut lähinnä korkeamman tason arkkitehtuurisuunnittelua ja antanut työkavereiden hoitaa synteesien ajamisen ja synteesiparametrien tuunaamisen käytettävän prosessin mukaan, ja itse olen lähinnä lukenut muiden tekemien synteesiajojen raportteja ja niiden perusteella tuunannut arkkitehtuuria, ja silloinkin käytimme vain STMn 28nm FDSOI-prosessia eikä mitään designia portattu prosessilta toiselle.
Nyt olen uudessa työpaikassa vasta muutaman päivän ajan ajellut itse joitain synteesejä, työporukan synteesiheppu on kesälomalla, ja tässä tämän käytännän puolessa on vielä aika paljon ihmettelyä minulla. Enkä ole vielä esim. yhtään katsonut, että minkälaisia tietorakenteita tuo leiskadata oikeasti sisältää, katsonut vaan raportteja ajasta, virrasta ja kelloista, koska ne on ne mitkä minua tietokonearkkitehtina kiinnostaa; Miten joku arkkitehtuurillinen muutos muuttaa näitä, esim. voiko IPCtä lisäävän muutoksen X toteuttaa ilman että se huonontaa kellotaajuutta, tai miten muutos Y vaikuttaa ytimen pinta-alaan tai sähkönkulutukseen.
Olen tätä ketjua viimeiset pari päivää seurannut sivusta ja jättänyt kommentoimatta kun en ole ollut asioista 100% varma, ja yrittänyt googletella yksityiskohtia löytämättä niitä; TSMC ei mielestäni ole kertonut tarpeeksi julkisesti tuosta "6nm" prosessistaan.
Ja tähän liittyy asioita, joita minun pitäisi muutenkin ehkä oppia ihan lähipäivien aikana, mutta en ole vielä oppinut.
Eli käytännössä muumi-75 tietänee tästä puolesta vielä minua enemmän.
TSMCn sivulla sanotaan
tsmc sanoi:
At the same time, its design rules are fully compatible with TSMC's proven N7 technology, allowing its comprehensive design ecosystem to be reused. As a result, it offers a seamless migration path with a fast design cycle time with very limited engineering resources for customers to achieve the product benefits from the new technology offering. "
Tuossa puhutaan "fast design cycle time ", "very limited engineering resources", ei "no design cycle time", "no engineering resources"
Mutta en tosiaan ole aivan varma mitä tuossa tarkoitetaan "yhteensopivilla" design ruleilla, "yhteensopiva" ei tarkoita samaa kuin "identical". Muutama vaihtoehto mitä tulee mieleen
1)
"design rulet" voi olla relativistisesti samat ja
yhteensopivat olematta absoluuttisissa mitoissa samat, koska design rulet annetaan yleensä suhteessa lambda-mittaan eikä absoluuttisina mittoina. Eli jos uudella prosessilla voidaan tehdä kaikesta mitoiltaan 0.9x vanhan prosessin mitoista, voidaan vaan lambda-mitta pienentää 0.9x: edellisestä ja itse säännöt pysyvät samoina, ja (kaiken logiikan ja SRAMien) layout voi tosiaan pysyä aivan samana, kutistuen vaan kertoimella 0.9 eli pinta-alataan 0.81-kertaiseksi. (ja joo, tässä tapauksessa lisää/vähennä kertoimeen loppuun sopivat desimaalit että saadaan juuri se prosenttiluku jota TSMC mainostaa tälle parannukseksi)
En kuitenkaan menisi sanomaan, että tällä tavalla voisi täysin valmiiksilayoutatun piirin yleensä lähettää valmistukseen uudella prosessilla täysin ilman
mitään muutoksia designiin, koska esim. ne 0.9x-kokoiset IO-transistorit joilla piiri kommunikoi ulkomaailman kanssa voisi olla liian heikot, ja niitä voidaan joutua vaihtamaan suurempiin.
Jolloin tuo "very limited engineering resources" voisi olla esim. se, että tuunataan nämä hiukan vahvempiin
Ja tosiaan muumi-75 heitti hyviä pointteja ajoitukseen liittyen.
2)
Jos taas ne design-rulet on absoluuttisissakin mitoissa samoja, sitten on vähän kyseenalaista että miten niiden vanhojen designien pinta-ala voisi pienentyä (joo, uusilla enemmän HD-optimopiduilla kirjastoilla, mutta silloin pitää varmasti syntetisoida ja layoutata kaikki uusiksi).
3)
Ne design rulet on valittu siten, että ne on "taaksepäinyhteensopivat". ELi mikään mitta ei ole kasvanut, minkään kerroksen johtojen optimaalinen suunta ei ole vaihtunut, mitään uusia rajoitteita ei ole tullut jne. ja prosessilla voidaan tehdä sen vanhan prosessin mittojen mukaisia asioita.
4)
Tässä voi olla kyse usein myös siitä, että synteesisoftalle voidaan antaa sisään täysin samat parametrit, mitään ei tarvi säätää (kuten tarvisi säätää, jos vaihdetaan toiseen aivan erilaiseen prosessiin), mutta se synteesi ja leiska pitää silti ajaa läpi uudestaan. Eli vähän sama, kuin että softa kääntyy heittämällä , mutta se käännös pitää silti tehdä. Kuten Gentoossa softien asennus,
Mutta en ole tosiaan varma.
Jos löytyisi esim tieto että tuon 6nm prosessin MMP ja CPP on molemmat n. 90% "7nm" prosessin MMPstä ja CPP:stä (tasan samalla kertoimella) niin se indikoisi vahvasti ensimmäisen vaihtoehdon suuntaan, ja pudottaisi kakkosvaihtoehdon pois. Jos taas löytyisi varma tieto, että sen MMP ja CPP ovat aivan samat, se pudottaisi ykkösvaihtoehdon ja kolmosvaihtoehdon pois.
