AMD CPU-spekulaatio (Zen6/Zen7 ...)

rick_james sanoi:
1usmus lähteenä. Ryzen DRAM Calculatorin kehittäjä. Tykkää aukoa suutaan ilmeisesti kans. Eikös EPYC Romet (Zen 2) mene samalle kannalle kuin EPYC Naples (Zen 1)? Onko siinä sitten jotain järkeä, että TR4 ei enää käykään?
Napsauta laajentaaksesi...

Joo toi kaveri kyllä louskuttaa leukojaan jatkuvasti, menny kyllä täysin kaverin uskottavuus. Johan tuo tuossa kuumimman bios sohlauksen aikaan oli amd:n työntekijä ja kaikkee.
 
Mun mielestä on kyllä ihan mielenkiintoista, että piirisarjojen nimeäminen on menossa täysin uusiksi, eli tulisi TRX40, TRX80 ja WRX80. Mietin, että tuohon on kaksi mahdollista selitystä: Joko yhteensopivuutta taaksepäin ei ole, ja on haluttu sen takia laittaa mallinumerointi uusiksi, tai sitten AMD kokee oman brändinsä nyt riittävän vahvaksi ja haluaa käyttää jatkossa muuta kuin Inteliä imitoivaa mallinumerointia (joka olisi lisäksi aiempaa selkeämpää). Nähtäväksi jää, että kummasta on kyse, vaiko kummastakin.
 
vemkki sanoi:
AMD 3rd Gen Ryzen Threadripper CPUs To Get New Socket & Chipset
Huhun mukaan seuraava Threadripper ei olisikaan TR4-kantayhteensopiva.
Napsauta laajentaaksesi...

Ottamatta kantaa siihen, onko todennäköistä, niin olisi järkevää riippumatta siitä, montako muistikanavaa siihen tulee.

Nykyinen threadripper on fyysisesti samalla kannalla kuin EPYC, mutta kytkennöiltään kanta on eri, siitä on puolet muistikanavista vaan kytketty pois päältä.

Tämän muuttaminen täysin samaksi kuin EPYC olisi järkeä sen kannalta, että saataisiin kaikki muistikanavat käyttöön.

Samoin olisi järkeä siinä, että tehtäisiin fyysiseltä kooltaaan pienempi kanta joka olisi optimoitu neljälle kanavalle.

Kuudessa muistikanavassa voisi myös olla järkeä, tosin se monimutkaistaisi sitä logiikkaa jonka mukaan eri muistiosoitteet interleavattaisiin eri muistikanaville, AMDllä ei ole muistaakseni koskaan ollut markkinoilla yhtään piiriä jonka muistiväylän leveys ei ole ollut kahden potenssi. (koska melko hienojakoisella interleavauksella, joka tarvitaan hyvään kaistaan ei-NUMA-optimoiduilla softilla sinne tarvisi sitten jakolaskun kolmella laskemaan kanavan paikallinen osoite).

Tosin, kun se DDR5 alkaa olla jo kulman takana, niin uusi kanta kannattaisi sitten suunnitella siten, että siinä on myös kaikki DDR5n tarvitsemat pinnit ja johdotukset on tehty sen signaalivaatimuksia silmälläpitäen, jolloin voidaan tehdä DDR5sta tukeva "threadripper4" samaan kantaan (siten että toimii vanhoilla emoilla DDR4lla) ja uudet DDR5-emolevyt jotka tukee vain uutta threadripper4sta
 
Viimeksi muokattu:
Itse uskon, että TRX40 tarjoaa kantayhteensopivuuden vanhoille Threadrippereille (4x muistikanavat, 2dimm / kanava).
TRX80 voisi olla 1 CPU versio 8x muistikanavalla (ehkä rajoitettu 1 dimm/kanava) ja WRX80 taas 2 CPU 8x muistikanavalla/CPU (2 dimm/kanava).

Jos Threadrippereiden piirisarjoissa mennään joissakin versioissa 8x muistikanaviin, niin suurella todennäköisyydellä aivan samat piirisarjat ovat käytössä myös EPYCeissä (ehkä joillakin konfigurointivaihtoehdoilla eroteltuina).
 
demu sanoi:
Itse uskon, että TRX40 tarjoaa kantayhteensopivuuden vanhoille Threadrippereille (4x muistikanavat, 2dimm / kanava).
TRX80 voisi olla 1 CPU versio 8x muistikanavalla (ehkä rajoitettu 1 dimm/kanava) ja WRX80 taas 2 CPU 8x muistikanavalla/CPU (2 dimm/kanava).

Jos Threadrippereiden piirisarjoissa mennään joissakin versioissa 8x muistikanaviin, niin suurella todennäköisyydellä aivan samat piirisarjat ovat käytössä myös EPYCeissä (ehkä joillakin konfigurointivaihtoehdoilla eroteltuina).
Napsauta laajentaaksesi...

Ei sillä kannalla ole nykyään (juuri) mitään tekemistä "piirisarjan" kanssa. Oikeastaan koko "piirisarja" on täysin vanhentunut käsite, kun puolet siitä piirisarjasta löytyy prosessorin kanssa samasta paketista ja toinen puoli on optionaalinen.

Prosessorilta lähtee nykyään ihan standardeja pcie express-väyliä, joihin voidaan emolevyllä kytkeä joku IO-piiri.

Ja ihan samaa IO-piiriä voidaan käyttää ryzenin, epycin ja threadripperin kanssa vaikka niillä on kaikilla eri kanta.

ja sillä emolevyllä oleavalla IO-piriillä taas ei ole mitään tekemistä muistiväylän kanssa, ei ole ollut AMDn prossuilla n. 15 vuoteen.
 
Griffin sanoi:
Tämä ei ole videofoorumi, joten pistäppä yhteenvetoa tuloksista.
Napsauta laajentaaksesi...

Missään ei ole tainnut olla mainintaa, että videoita ei voisi laittaa mikä on aiheeseen liittyvä, joten katso mikäli kiinnostaa. Minulla ei ole aikaa alkaa tekemään mitään yhteenvetoja sinulle aiheesta.
 
Viimeksi muokattu:
JarppaK sanoi:
Missään ei ole tainnut olla mainintaa, että videoita ei voisi laittaa mikä on aiheeseen liittyvä, joten katso mikäli kiinnostaa. Minulla ei ole aikaa alkaa tekemään mitään yhteenvetoja sinulle aiheesta.
Napsauta laajentaaksesi...

Pelisääntöihin kuitenkin kuuluu että jos linkataan video niin sitten ainakin lyhyt yhteenveto sisällöstä mukaan.
 

upload_2019-10-5_11-54-35.png


upload_2019-10-5_12-35-34.png



Jotta semmoista, ZEN3 vaikuttaisi olevan siis DDR4, PCIe 4.0, SMT2 ja 8core/CCX
 
Viimeksi muokattu:
Kizmo sanoi:

upload_2019-10-5_11-54-35.png


RBtF2t3.png



Jotta semmoista, ZEN3 vaikuttaisi olevan siis DDR4, PCIe 4.0, SMT2 ja 8core/CCX
Napsauta laajentaaksesi...

Mikäänhän ei kiellä että ZEN3 olisi myös ensimmäinen DDR5 prossu koska coret ei sisällä muistiohjainta. Alkuperäisissä suunnitelmissahan tuo oli niin että ZEN3 asti tulee AM4 kannalle joka on DDR4:llä.
 
TheMeII sanoi:
Mikäänhän ei kiellä että ZEN3 olisi myös ensimmäinen DDR5 prossu koska coret ei sisällä muistiohjainta. Alkuperäisissä suunnitelmissahan tuo oli niin että ZEN3 asti tulee AM4 kannalle joka on DDR4:llä.
Napsauta laajentaaksesi...
Juu toki ei, ainakaan teoriassa.

7nm+ prosessista pieni perffiboosti ja CCD:n sisällä jakamaton L3 kuulostaa aika mukavalta päivitykseltä, voi olla merkittävämpi hyppy kuin zen/zen+
 
  • Tykkää
Reactions: hik
Itseasiassa nyt kun aloin miettimään asiaa niin todennäköisesti tuleekin Zen3 ellei jo Zen2 tulevalle "AM5" alustalle kun AMD tykkää tuoda vanhempaa rautaa täyttämään alemman pään tarpeet. Niissä kun on enää ainoastaan valmistuskuluja. AM4:kin sai -dozer APUt aluksi.
 
TheMeII sanoi:
Mikäänhän ei kiellä että ZEN3 olisi myös ensimmäinen DDR5 prossu koska coret ei sisällä muistiohjainta. Alkuperäisissä suunnitelmissahan tuo oli niin että ZEN3 asti tulee AM4 kannalle joka on DDR4:llä.
Napsauta laajentaaksesi...
Tuossa roadmapissahan lukee Milanin (Zen 3) kohdalla että DDR4. Tuskin desktop-puolella otetaan uutta muistitekniikkaa käyttöön aiemmin kuin serveripuolella. Se on sitten eri asia, että kun DDR5:tä tukevia prosessoreja tulee myyntiin joskus 2021, niin tuleeko silloin myös vanhempia Ryzen-malleja uudelle kannalle uudella muistiohjaimella. Silloinkin veikkaisin, että uuden sukupolven prosessorit julkaistaan ensin.
 
vemkki sanoi:
Tuossa roadmapissahan lukee Milanin (Zen 3) kohdalla että DDR4. Tuskin desktop-puolella otetaan uutta muistitekniikkaa käyttöön aiemmin kuin serveripuolella. Se on sitten eri asia, että kun DDR5:tä tukevia prosessoreja tulee myyntiin joskus 2021, niin tuleeko silloin myös vanhempia Ryzen-malleja uudelle kannalle uudella muistiohjaimella. Silloinkin veikkaisin, että uuden sukupolven prosessorit julkaistaan ensin.
Napsauta laajentaaksesi...
Juu Milan on kyllä ZEN3 + DDR4 mutta mikään ei tosiaan kiellä että sieltä ei tulis joku Bologna joka on ZEN3 + DDR5
 
Jaah redditissä jutellaan että tuossa poistetulla videolla olis aika pitkälti varmistunu että chipletit on 8-core ccx. Tai onko ccx enää oikea termi jos siellä ei enää ole mitään jakoa, noh olkoon ccx kun amd corenipuista sitä tykkää käyttää.
 
svk sanoi:
Video poistettu... Vaihdathan youtubelinkin toimivaan, jos löydät?
Napsauta laajentaaksesi...
Arvasin että se poistetaan koska siinä komeili AMD confidental ja parissa kohdassa puhuttiin julkaisemattomasta tuotteesta.

Ne kohdat on noissa kuvissa.
 
JiiPee sanoi:
Jooh eli merkittävin muutos on toi chipletin L3. Vai menisköhän chipletin rakenne muutenkin uusiksi että ei olis enää 2*4-core ccx?
Napsauta laajentaaksesi...

Koko CCXn "määritelmä" on että se on joukko ytimiä joilla on yhteinen L3-välimuisti.

Eli siis, CCXn koko tuplattu neljsätä kahdeksaan ytimeen, ja yhdellä chipletillä on zen3ssa yksi CCX.
 
Viimeksi muokattu:
hkultala sanoi:
Koko CCXn "määritelmä" on että se on joukko ytimiä joilla on yhteinen L3-välimuisti.

Eli siis, CCXn koko tuplattu neljsätä kahdeksaan ytimeen, ja yhdellä chipletillä on zen3ssa yksi CCX.
Napsauta laajentaaksesi...
Ja yksi CCD eli Core Complex Die on ollut ennen 2x CCX
 
hkultala sanoi:
Koko CCXn "määritelmä" on että se on joukko ytimiä joilla on yhteinen L3-välimuisti.

Eli siis, CCXn koko tuplattu neljsätä kahdeksaan ytimeen, ja yhdellä chipletillä on zen3ssa yksi CCX.
Napsauta laajentaaksesi...
Noissa Ryzeneissä on itseasiassa erilliset L3 muistit jokaiselle ytimelle
Jokaisesta L3 cachesta on suora yhteys muiden ydinten L3 muisteille
Mutta ytimistä ei ole suoraan yhteyttä muiden ytimien L3 tasolle vaan tieto kulkee
Ydin<>Li<>L2<>L3<>L3 tyyliin
https://en.wikichip.org/w/images/a/a7/amd_zen_ccx_2_(annotated).png

Se miten noissa Milan prossuissa tuo L3 on järjestelty on uutta ja ihmeellistä , mutta
Todella isoa tekniikkaa löytynee tuolta IO-die kalvostosta , se on todennäköisesti mennyt täysin uusiksi ja kertaluokkaa ihmeellisemmäksi
 
El eks sanoi:
Noissa Ryzeneissä on itseasiassa erilliset L3 muistit jokaiselle ytimelle
Jokaisesta L3 cachesta on suora yhteys muiden ydinten L3 muisteille
Napsauta laajentaaksesi...

Ei ole.

Kaikki L3-välimuisti toimii L3-välimuistina CCxn kaikille ytimille, ei ole mitään "ydinten omia L3-välimuisteja". Kun ydin tekee muistiaccessin josta tulee L2-huti, kaikki oman CCXn L3n välimuistin wayt tarkastetaan (rinnakkain), riippumatta siitä, kuinka lähellä mitäkin CCXn ydintä mikäkin way fyysisesti sijaitsee.

Se välimuisti on vaan zeppelinässä kahdeksassa osassa (joista jokaisessa on kaksi waytä) joten kaksi osaa vaan sattuu sijaitsemaan aina fyysisesti lähempänä yhtä ydintä. (ja raven ridgessä neljässä osassa, siten että aina yksi neljästä osasta on fyysisesti lähimpänä kutakin ydintä).

https://en.wikichip.org/w/images/a/a7/amd_zen_ccx_2_(annotated).png
Napsauta laajentaaksesi...

Tästä kuvasta näkyy ainoastaan välimuistilohkojen paikat, ei yhtään sitä miten mikäkin on kytketty.

Ja tuo kuva on peräisin täältä:

https://en.wikichip.org/wiki/amd/microarchitectures/zen

JA siellä sanotaan mm.

wikichip sanoi:
Every core can access every L3 cache slice with the same average latency.
Napsauta laajentaaksesi...


Se miten noissa Milan prossuissa tuo L3 on järjestelty on uutta ja ihmeellistä , mutta
Todella isoa tekniikkaa löytynee tuolta IO-die kalvostosta , se on todennäköisesti mennyt täysin uusiksi ja kertaluokkaa ihmeellisemmäksi
Napsauta laajentaaksesi...

Ei siellä ole mitään kalvostoa. Eikä siellä ole sen järjestelyssä mitään ihmeellistä; CCXn kokoa vaan kasvatettu, mikä toki tarkoittaa sitä, että CCXn sisäinen kytkentäverkko on kasvanut selvästi, eli siellä on joko paljon entistä suurempi crossbar, tai sitten se crossbar on ehkä korvattu esim. omega-verkolla jotta siitä ei tulisi liian hidas ja virtasyöppö koon kasvaessa
 
Viimeksi muokattu:
hkultala sanoi:
Ei ole.

Kaikki L3-välimuisti toimii L3-välimuistina CCxn kaikille ytimille, ei ole mitään "ydinten omia L3-välimuisteja". Kun ydin tekee muistiaccessin josta tulee L2-huti, kaikki oman CCXn L3n välimuistin wayt tarkastetaan (rinnakkain), riippumatta siitä, kuinka lähellä mitäkin CCXn ydintä mikäkin way fyysisesti sijaitsee.

Se välimuisti on vaan zeppelinässä kahdeksassa osassa (joista jokaisessa on kaksi waytä) joten kaksi osaa vaan sattuu sijaitsemaan aina fyysisesti lähempänä yhtä ydintä. (ja raven ridgessä neljässä osassa, siten että aina yksi neljästä osasta on fyysisesti lähimpänä kutakin ydintä).
Napsauta laajentaaksesi...

Erohan tuli Intelillä jossain Nehalem-Sandy-Brigde välillä eli yhden yhteisen L3:n sijasta L3:sta tehtiin sliceja, joka ytimelle yksi, sama L3 kontrolleri vastaa oman ytimensä liikenteestä ja omasta cache-slicestään. Kaikki osoitteet on hashattu kaikkien slicejen kesken mutta tuskin AMD:kään olisi niin idiootti että muistiosoitteet häshättäisiin niin että joka muistihausssa jokainen slice jouduttaisiin tarkistamaan. Itseasiassa AMD kertoo että low-order bitit määräävät mihin cache-sliceen muistiosoite ohjataan, eli muistihaut ohjataan siihen sliceen josta se mahdollisesti löytyy.

Intelillähän L3 viive nousee aina kellojakson per hoppi(tai kaksi) riippuen siitä missä cache-slicessä data on. AMD:llä kaikki slicet on yhden hopin päässä toisistaan joten suuria eroja ei muodostu - random latenssi on jopa sama riippumatta slicestä.

AMD Zen

...mutta sekventiaalinen luenta antaa eri tuloksen, tulokset on ihan kuin AMD:kin slicet olisi ringissä.(Mikä sinällään olisi aika loogista, selvitään kahdella portilla per slice sen sijaan että niitä tungettaisiin neljä.....)

Ja siis sekä AMD:llä että Intelillä L3 cache on yhtä monessa osassa kuin on ytimiäkin, joka ytimellä on oma cache-ohjain joka vastaa omasta cachestaan ja muiden cache-ohjainten pyynnöt kulkevat sen kautta. AMD:llä cachet on jaettu kahtia jotta puolet voidaan disabloida tarvittaessa, Intelillä joka cache on 16-way assosiatiivinen ja 4:n assosiaation palasten granulatiteetilla niitä voidaan kytkeä pois käytöstä.
 
Zen 3 IPC Gains Are 'Greater' Than 8 Percent - EXCLUSIVE
Insider-Gerüchte: Intel streicht 10-nm-Pläne für den Desktop komplett - Hardwareluxx

Kyseiset huhut tulivat äsken vastaan.
Elikkäs Redgamingtechillä on joku "erittäin luotettava lähde" ja kyseinen lähde on myös ollut aiemmin luotettava mitä tulee Zen 2 vuotoihin. Hän sanoo, että Zen 3 olisi huomattavasti tehokkaampi kuin Zen 2 ja siinä olisi 5-8% IPC parannus ja samalla 100-200Hz korkeammat kellot johtuen paremmasta 7Nm+ valmituksesta johtuen. Varauduksella suhtaudun tietysti näihin vuotoihin, mutta voihan tuo IPC lisä pitää paikkansakkin, kerta noita L3 muisteja uudelleen järjestelevät. Huomioiden myös sen, että vuoden vaihteen CES-messut myös lähestyvät ja siellä voisi myös olla jonkunsortin demoa tulevista Ryzen 4xxx tuotteista.

Toinen uutinen nyt ei täysin tänne ehkä kuulu mutta lyhyesti: Intelin huhutaan skippaavan 10Nm prosessin ja hyppäävän suoraan 7Nm prosessiin vuonna 2022. 10Nm prosessia hyödynnettäisiin vain läppäreissä ja palvelinpuolella, johtuen siitä, että kyseisellä prosessilla ei kelloja saada tarpeeksi ylös.
 
Sami Riitaoja sanoi:
Itseasiassa AMD kertoo että low-order bitit määräävät mihin cache-sliceen muistiosoite ohjataan, eli muistihaut ohjataan siihen sliceen josta se mahdollisesti löytyy.
Napsauta laajentaaksesi...

ok, eli ei olekaan kaksi waytä/slice, eli siinä olin väärässä, vaan tietty osa jokaisesta waystä on jokaisessa slicessä.

Mutta tämä slicejen valinta osoitteen alimpien bittien perusteella tekee entistä selvempää siitä, että noilla L3-sliceillä ei ole mitään lähempää suhdetta mihinkään lähempään ytimeen.

...mutta sekventiaalinen luenta antaa eri tuloksen, tulokset on ihan kuin AMD:kin slicet olisi ringissä.(Mikä sinällään olisi aika loogista, selvitään kahdella portilla per slice sen sijaan että niitä tungettaisiin neljä.....)
Napsauta laajentaaksesi...

Mikään "olisi ringissä" ei vaan selitä noita viivelukuja tuolla, kun niitä tarkastelee tarkemmin.

Ensinnäkin, jos se olisi ringissä, myös haut täysin satunnaisiin osoitteisiin olisivat erinopeuksisia eri sliceihin. Toisekseen, kaksisuuntaisella ringillä viive ei lisääntyisi tuolla tavalla lineaarisesti koska toisiin pääsisi käsiksi toista kautta.

Ja siis sekä AMD:llä että Intelillä L3 cache on yhtä monessa osassa kuin on ytimiäkin, joka ytimellä on oma cache-ohjain joka vastaa omasta cachestaan ja muiden cache-ohjainten pyynnöt kulkevat sen kautta.
Napsauta laajentaaksesi...

Se nimenomaan ei ole missään ytimellä, vaan se on siellä slicen keskellä se L3-välimuistiohjain.

700px-amd_zen_ccx_2_(annotated).png
 
Viimeksi muokattu:
pottu64 sanoi:
Zen 3 IPC Gains Are 'Greater' Than 8 Percent - EXCLUSIVE
Insider-Gerüchte: Intel streicht 10-nm-Pläne für den Desktop komplett - Hardwareluxx
Napsauta laajentaaksesi...

Tämä olisi aika suoritus AMD:ltä ja käytännössä sitten olisi 20-25% enemmän suorituskykyä samoilla kelloilla kuin 2000-sarjan Ryzeneillä. Ja kellojakin olisi enemmän.

Uskon, kun näen. Ei tämä toki mahdotonta ole, mutta ensin leikitään maansiirtokoneiden kanssa 5 vuotta ja sitten yhtäkkiä ollaankin kehityksen aallonharja..
 
hsalonen sanoi:
Tämä olisi aika suoritus AMD:ltä ja käytännössä sitten olisi 20-25% enemmän suorituskykyä samoilla kelloilla kuin 2000-sarjan Ryzeneillä. Ja kellojakin olisi enemmän.

Uskon, kun näen. Ei tämä toki mahdotonta ole, mutta ensin leikitään maansiirtokoneiden kanssa 5 vuotta ja sitten yhtäkkiä ollaankin kehityksen aallonharja..
Napsauta laajentaaksesi...

öö? Millä matematiikalla saat jotain 20-25% parannuksia?
 
pottu64 sanoi:
Zen 3 IPC Gains Are 'Greater' Than 8 Percent - EXCLUSIVE
Insider-Gerüchte: Intel streicht 10-nm-Pläne für den Desktop komplett - Hardwareluxx

Kyseiset huhut tulivat äsken vastaan.
Elikkäs Redgamingtechillä on joku "erittäin luotettava lähde" ja kyseinen lähde on myös ollut aiemmin luotettava mitä tulee Zen 2 vuotoihin. Hän sanoo, että Zen 3 olisi huomattavasti tehokkaampi kuin Zen 2 ja siinä olisi 5-8% IPC parannus ja samalla 100-200Hz korkeammat kellot johtuen paremmasta 7Nm+ valmituksesta johtuen. Varauduksella suhtaudun tietysti näihin vuotoihin, mutta voihan tuo IPC lisä pitää paikkansakkin, kerta noita L3 muisteja uudelleen järjestelevät. Huomioiden myös sen, että vuoden vaihteen CES-messut myös lähestyvät ja siellä voisi myös olla jonkunsortin demoa tulevista Ryzen 4xxx tuotteista.
Napsauta laajentaaksesi...

Tuossahan ei sanota mistä se IPC parannus tulee. Zen+:ssa AMD sai "+3%" (suuri vaihtelu) pelkästään kiristämällä välimuistien latensseja sille tasolle jolla ne piti olla jo Zenissä. Välimuistia (tai välimuisteja?) muuttamalla "+5-8%" (suuri vaihtelu tässäkin) ei olisi mikään suuri ihme.
 
Threadripper sanoi:
Tuossahan ei sanota mistä se IPC parannus tulee. Zen+:ssa AMD sai "+3%" (suuri vaihtelu) pelkästään kiristämällä välimuistien latensseja sille tasolle jolla ne piti olla jo Zenissä. Välimuistia (tai välimuisteja?) muuttamalla "+5-8%" ei olisi mikään ihme.
Napsauta laajentaaksesi...

Löysät on vaan jo otettu pois. Kaikessa on tradeoffinsa (paitsi zen1n L2-välimuistissa, koska siinä se oli hidas vaan sen takia ettei sitä oltu ehditty verifioida ja sitä ajettiin "liian löysillä asetuksilla")

L1siä ei voi helposti suurentaa ilman että koko ytimen kellotaajuus kärsii, TAI että joudutaan lisäämään kokonainen kellojakso sen viiveeseen (joka kyllä helposti sattuu IPCssä enemmän kuin mikään järkevä kasvatus antaa lisää)
L2sta ei voi helposti suurentaa ilman että sen viive kärsii.
L2sta ei voi helposti nopeuttaa ilman että että siitä pitää tehdä pienempi
L3sta ollaan kasvattamassa, mutta osa sen kasvattamisesta tulevasta hyödystä katoaa siihen että samalla sen viive väistämättä kasvaa.
Ja L4n lisääminen kasvattaisi joko muistiviivettä tai virrankulutusta.

Että mitään suuria ihmeitä ei tulla näkemään. Osa zen3n nopeutuksesta varmasti kyllä tullee tuosta suuremmasta L3-välimuistista.
 
Yksi mitä teoriassa voivat tehdä on:
3600X
Välimuisti:
- L2: 3MB
- L3: 32MB

3900X
Välimuisti:
- L2: 6MB
- L3: 64MB

Eli kasvattaa alemmallakin tasolla nuo L2 ja L3 välimuistit nykyisin R9 tasolle. Siihen päälle vielä se huhuttu 200-300MHz lisää kelloja. Tosin suhtautuisin hieman varauksella tuohon koska se tarkoittaisi huippumalleissa jo ~5GHz maksimeita, minimeistähän noissa huhuissa ei puhuta mitään eli ne voivat pysyä samoina. Lisäksi AMD sai hieman parjausta kun alettiin mittailemaan ja testailemaan 3900X maksimeita + muisteltiin videota missä näytettiin +200MHz buustin päälle jorinoita mihin ei todellakaan päästä järkevillä jäähyillä.
 
Taneli- sanoi:
Yksi mitä teoriassa voivat tehdä on:
3600X
Välimuisti:
- L2: 3MB
- L3: 32MB

3900X
Välimuisti:
- L2: 6MB
- L3: 64MB

Eli kasvattaa alemmallakin tasolla nuo L2 ja L3 välimuistit nykyisin R9 tasolle. Siihen päälle vielä se huhuttu 200-300MHz lisää kelloja. Tosin suhtautuisin hieman varauksella tuohon koska se tarkoittaisi huippumalleissa jo ~5GHz maksimeita, minimeistähän noissa huhuissa ei puhuta mitään eli ne voivat pysyä samoina. Lisäksi AMD sai hieman parjausta kun alettiin mittailemaan ja testailemaan 3900X maksimeita + muisteltiin videota missä näytettiin +200MHz buustin päälle jorinoita mihin ei todellakaan päästä järkevillä jäähyillä.
Napsauta laajentaaksesi...

L2 on ydinkohtainen. Sen määrä kasvaa ytimien määrän mukana, ja sen "kokonaismäärän laskeminen" irrallaan ytimistä on hyvin merkityksetöntä ja harhaanjohtavaa.

L2-välimuistit ovat halvemmissa ja kalliimmissa malleissa aivan saman kokoisia. Niiden määrä vaan muuttuu ytimien määrän mukaan.
 
Viimeksi muokattu:
Tarkoitus ois rakennella itselle uusi buildi vielä tän vuoden puolella. Koneella ei tehdä mitään tuottavaa tai muutoin järkevää hommaa mutta hyvät fps:t peleihin on toivottavia. Näyttö tulee jossain välissä myös vaihtumaan 1440P.

Mikähän ois sellanen hyvä peliryzeni jos kaveriksi tulee RTX 2080 Super? Omassa harkinnassa ollut 3800X ja cooleriksi noctua nh-d15.

Millaisista muisteista nämä ryzenit tykkää? Esim perus gskilli 16gt 3200MHz 16-18 latensseilla käypää tavaraa vielä? Vai hyötyykö pelikäytössä nopeimmista muisteita/pienemmistä latensseista?
 
Manager2k sanoi:
Tarkoitus ois rakennella itselle uusi buildi vielä tän vuoden puolella. Koneella ei tehdä mitään tuottavaa tai muutoin järkevää hommaa mutta hyvät fps:t peleihin on toivottavia. Näyttö tulee jossain välissä myös vaihtumaan 1440P.

Mikähän ois sellanen hyvä peliryzeni jos kaveriksi tulee RTX 2080 Super? Omassa harkinnassa ollut 3800X ja cooleriksi noctua nh-d15.

Millaisista muisteista nämä ryzenit tykkää? Esim perus gskilli 16gt 3200MHz 16-18 latensseilla käypää tavaraa vielä? Vai hyötyykö pelikäytössä nopeimmista muisteita/pienemmistä latensseista?
Napsauta laajentaaksesi...
Sopivampi paikka tälle keskustelulle on täällä: Konepaketit
 
Olisikohan tässä syy, miksi uudet Threadripperit eivät sovi vanhoille SP3R2 -kannoille?
AMD Lists Threadripper 3000 CPU With 32 Cores, Possible New Socket | Tom's Hardware

upload_2019-10-16_21-49-11.png


CPK DT Ryzen Threadripper 16C 280W SP3R3
DT Ryzen Threadripper 280W SP3R3 DVT
CPK DT Ryzen Threadripper 280W SP3R3 EVT
DT Ryzen Threadripper 2E24 280W SP3R EVT
CPK DT Ryzen Threadripper 32C 280W SP3r3
DT Ryzen Threadripper 280W SP3r3 DVT
DT Ryzen Threadripper 32C 280W SP3r3 EVT
CPK DT Ryzen Threadripper 280W SP3r3 EVT
DT Ryzen Threadripper 2E32 280W SP3r3 EVT
DT Ryzen Threadripper 2832 280W SP3r3 EVT
DT Ryzen Threadripper 2E32 280W SP3r3 EVT

Eli uudet prosessorit olisivat kaikki 280W TDP -versioita.
Kantana on uusi versio TR4:stä (SP3R3, vanha TR4 on SP3r2)
 
Sitä tuumin että jos perus emoissa on vaikeaa saada enemmän kuin yksi pcie 4 paikka niin kuinka vaikeaa(=kallista) mahtaa neljän 16x paikan tarjoaminen olla... Olisiko näissäkään kuitenkaan kuin yksi pcie 4 kykyinen paikka?
 
Kirjaudu tai rekisteröidy kirjoittaaksesi tänne.

Uutiset

Uutisia lyhyesti

Uusimmat viestit

Statistiikka

Viestiketjuista
259 439
Viestejä
4 512 333
Jäsenet
74 368
Uusin jäsen
ElZurjuZ

Hinta.fi

Back
Ylös Bottom