Nyt on tullut uusia melko villejä huhuja zen5sta.
Voi olla feikkiä/huuhaata, mutta en heti tyrmää varmuudella feikiksi/huuhaaksi.
Paul from RedGamingTech has revealed updated information regarding 2024’s AMD Zen 5 CPU architecture. According to the leaker, Zen 5 could have a double-digit IPC uplift, significantly bigger L1 cache, and 8 cores per CCX. Most of these specs seem to confirm what Paul has mentioned previously.
www.notebookcheck.net
Eli huhun mukaan L1-kakut kasvaisivat selvästi, L2-kakku olisi jaettu koko CCXn kesken ja lisäksi joissain malleissa io-piilastulle olisi ehkä tulossa uusi L3/L4-välimuisti joka jaettu kaikkien ytimien kesken (tämä voisi olla myös L3 mikäli CCX-kohtaista L3-välimuistia ei näissä malleissa olisi, vaan pelkkä CCX-kohtainen L2)
Omaa jatkospekulaatiota tämän huhun pohjalta:
L1D-kakun viive on se, mikä tässä kärsisi mikäli L1D kasvaisi.
CCX-kohtaiset 2- ja L3-kakut osaltaan voisi selittyä sillä, että tuossa L2 olisi käytännössä se laskentapiilastulla oleva osa CCX:n välimuistista(ja se olisi pienempi ja nopeampi kuin vanha L3), ja se erillisellä vcache-piilastulla oleva osa olisi sitten oma siitä seuraava hitaampi ja monta kertaa isompi välimuistitasonsa(L3). Hankalana tässä näen kuitenkin sen, että tuon L2-välimuistin pitäisi palvella kuuttatoistaa L1-välimuistia (kahdeksan ytimen L1D- ja L1I-välimuistit), ja se olisi helposti aika ylikuormitettu (ja L1D-huti voisi siis myös olla hidas, verrattuna ydinkohtaisen L2n nopeuteen)
Hyvää tässä olisi se, että kalliilla uudella valmistustekniikalla valmistetut välimuistit pienenisivät selvästi, kun suurehko CCX-kohtainen tai kaikkien ytimien kesken jaettu L3 voisi aina olla N6lla tjsp halvemmalla prosessilla valmistettu vcache-piilastu. Ja sitten sitä L3sta voisi laittaa aika paljon ilman että kokonaisuuden hinta käy liian kalliiksi.
SRAM(eli välimuistit) on siis uusilla valmistustekniikoilla kalliimpaa kuin vanhoilla, kun SRAM kutistuu hyvin vähän mutta uudet valmistustekniikat on pinta-alaa nähden selvästi kalliimpia.
Ja malleissa joissa isoa ccx-kohtaista L3-välimuistia ei ole ja/tai piirillä on myös kohtalaisen tehokas näyttis, muistiohjainpiilastulla (tai sen päällä erillisellä piilastulla) olevassa memory side cache-periaatteella toimivassa välimuistissa on myös järkeä, sama rakenne kuin rdna3ssa.
Mutta malleissa joissa on pelkkä yhden DCUn miniminäyttis sekä isot CCX-kohtaiset L3-kakut, hyöty L4sta jäisi hyvin pieneksi.