- Kierrätettiin tuo RDNA 3 ehkä chiplet huhu: "RDNA 3 GPUs and mentions that the GPU is currently in the early design and testing stages, but will have the most revolutionary GPU design in the form of a chipset architecture. The RDNA-3 chips will offer the same design methodology as Zen 2, but for GPUs, allowing AMD to combine multiple GPU IPs."
Eli eipä oikein mitään uutta, tuo RDNA3 vaatii kyllä tönkkösuolauksen. Chipletit tuo hitosti ongelmia ratkaistavaksi ja prosessit kehittyy yhä, joten iso monoliittinen gpu ei ole vielä tiensä päässä.
Ainakaan millään perinteisellä 2d-paketointiratkaisulla en pidä minäkään mitään chiplet-juttuja kovin todennäköisinä, koska mitään hyvää tapaa jakaa piiriä osiin ei ole:
Käytännössä jako voidaan tehdä kahdella tavalla:
1) Homogeenisena, kuten zen1-EPYCit. Joka piilastu on samanlainen ja jokaisella on esim. neljäsosa kaikesta.
Tämä tarkoittaa sitä että joko
A) koneen suuntaan näkyy kaksi tai neljä eri GPUta ja tässä tulee helposti kuormanjako-ongelmat jne.
B) yksi piilastu on jonkinlainen "isäntäpiilastu" ja logiikka joka kommunikoi CPUn suuntaan ja huolehtii korkean tason kontrollista ja se käskyttää muita, ja tämän toteuttava logiikka on muilta piilastuilta kytketty pois päältä. Eli siellä on sitten tämä logiikka turhaan moneen kertaan.
Ja joka tapauksessa näissäkin ratkaisuissa tarvitaan paljon kaistaa piilastujen välille ja sen kaistan käyttö maksaa virtaa.
2) Heterogeenisena, kuten zen2 tai Xenos. Tässä vaan ongelmaksi tulee se, että miten sen jaon muka oikein tekisi?
Zen2-tyylinen "IO toisella piirillä" ei olisi näyttiksessä kovin järkevää, koska kaistantarve on paljon suurempi kuin CPUlla ja siellä tarvisi todella järeät (ja paljon virtaa kuluttavat) väylät piirien välillä, ja kun näyttiksellä IOta on vähemmän kuin nyky-CPUlla.
Laittamalla ROPit myös sinne IO-piirille kaistantarve piirien välillä vähenisi hiukan ja piirine kokoero tasoittuisi muutenkin hiukan, mutte se tarkoittaiisi myös uloimman tason välimuistin laittamista sinne IO-piirille, ja jos IO-piirin tekisi isommalla valmsitustekniikalla, ei välimuistia haluaisi kuitenkaan laittaa sinne.
Ja kun TMUt tarvii kuitenkin myös paljon kaistaa ja niiden on käytännössä palkko olla shaderien yhteydessä, ei niidenkään kaistantarve-ongelmaa saisi kovin hyvin ratkaistua.
Sen sijaan, jollain 3d-paketointiratkaisulla erillisessä muistiohjainpiilastussa voisi ollakin järkeä, jos se laitettaisiin itse näyttispiilastun alle. Tällöin kaista piiiren välillä ei tulisi ongelmaksi/kalliiksi eikä sen käyttäminenkään tuhlaisi merkittävästi virtaa.