AMD esitteli 7 nanometrin Zen 2 -prosessorit ja Vega 20 -grafiikkapiirin

[Kaotik]

AMD esitteli eilen Zen 2 -arkkitehtuurin ja siihen perustuvan Rome-palvelinpiirin sekä Vega 20 -grafiikkapiirin, joka tuodaan näillä näkymin vain laskentakäyttöön tarkoitettuun Radeon Instinct -tuoteperheeseen. Kaikkia piirien ja arkkitehtuurien saloja yhtiö ei vielä paljastanut, mutta jo nyt kerrotuissa tiedoissa riittää pureskeltavaa.
Zen 2




Zen 2 -arkkitehtuurin prosessoriytimiä on uudistettu monella tasolla. AMD:n mukaan parannuksia on tehty ainakin käskylaskuriin, haarautumisennustajaan, esilukuyksikköön (prefetch), käskyvälimuistiin (instruction cache) ja mikrokäskyvälimuistiin (micro op-cache). Muutosten tarkasta luonteesta kerrotaan vain mikrokäskyvälimuistin osalta, jonka kokoa on kasvatettu aiempaan nähden.

Liukulukupuolella AMD on kaksinkertaistanut yksiköiden leveyden 128 bitistä 256 bittiin. Samalla päivitettiin luonnollisesti myös lataus/tallennusyksikkö, joka on nyt niin ikään 256-bittinen. Myös lähetys/hylky-yksikön luvataan olevan aiempaa nopeampi.



Tietoturvaparannusten osalta AMD ei mennyt sen tarkempiin yksityiskohtiin, kuin kertoo Zen 2:n tarjoavan lisäsuojausta Spectre-haavoittuvuuksilta rautapäivitysten kautta. Spectren toista varianttia ei nykytiedon valossa voida korjata kuin ohjelmisto- tai käyttöjärjestelmätason päivityksillä, jotka on julkaistu jo aiemmin.

Zen 2 -arkkitehtuuri ottaa ainakin palvelinpuolella rajun askeleen pois prosessoreiden nykytrendeistä integroida enemmän ja enemmän yhteen siruun. AMD on päätynyt valmistamaan prosessoriytimet sisältävät ”pikkusirut” (chiplet) 7 nanometrin valmistusprosessilla ja irrottanut niin kutsutun uncoren erilliseksi 14 nanometrin prosessilla valmistettavaksi piiriksi.



Rome-palvelinpiirissä yhden I/O-piirin ympärillä on yhteensä kahdeksan prosessorisirua, joista kukin sisältää kaksi CCX-prosessorikompleksia eli kahdeksan prosessoriydintä. Oletettavasti prosessorisiruihin on lisäksi sijoitettu välimuistit L3-tasoon asti. Rome-prosessorissa on kahdeksan prosessorisirun myötä yhteensä 64 ydintä ja se kykenee SMT-teknologian avulla suorittamaan samanaikaisesti 128 säiettä.

I/O-sirusta AMD on paljastanut tähän mennessä sen verran, että se sisältää kahdeksan DDR4-muistiohjainta, kahdeksan Infinity Fabric -linkkiä sekä luonnollisesti prosessoreista aiemmin löytyneet I/O-linjat, kuten PCI Express, USB ja niin edelleen. AMD ei paljastanut I/O-linjojen määriä, mutta PCIe-tuki on nyt päivitetty PCI Express 4.0 -standardiin.

Zen-arkkitehtuurin tulevaisuudessa ei näillä näkymin tulla näkemään ensimmäisestä sukupolvesta tuttua +-versiota arkkitehtuureista, vaan Zen 2:n seuraaja tulee olemaan suoraan Zen 3. Zen 3:n kerrotaan olevan tällä hetkellä aikataulussaan ja se tullaan valmistamaan 7nm+-valmistusprosesilla, mikä viittaa TSMC:n EUV:ta hyödyntävään versioon 7 nanometrin prosessista. Myös Zen 4 on jo kehitteillä, mutta tulevien arkkitehtuurien aikataulusta AMD ei kertonut sen tarkemmin.

Rome-piireihin perustuvien Epyc-palvelinprosessoreiden toimitukset aloitetaan ensi vuoden alkupuolella.
Vega 20




7 nanometrin valmistusprosessilla Vega 20 -grafiikkapiirin 13,2 miljardia transistoria on saatu mahdutettua 331 mm2:een. Ominaisuuksiensa osalta se on hyvin pitkälti huhujen mukainen ja Vega 10:n tapaan se sisältää edelleen esimerkiksi 64 Compute Unit -yksikköä eli 4096 stream-prosessoria. Stream-prosessoreita on kuitenkin päivitetty ja ne tarjoavat nyt ensimmäistä kertaa GCN-arkkitehtuurien historiassa sitten vuonna 2013 julkaistun Hawaii:n 1:2-suhteen suorituskykyä tuplatarkkuudella. Myös matalien tarkkuuksien tukea on paranneltu ja nopeutettu.



Huippumalli Radeon Instinct MI60 tarjoaa 300 watin TDP:llä laskentavoimaa 7,4 TFLOPSia FP64-tarkkuudella, 14,7 TFLOPSia FP32-tarkkuudella ja 29,5 TFLOPSia FP16-tarkkuudella, sekä 59 ja 118 TOPS:ia INT8- ja INT4-tarkkuuksilla. Vega 20:ssa on 4096-bittinen HBM2-muistiohjain, jonka jatkeena on 32 Gt ECC-virheenkorjausta tukevaa 2 Gbps:n HBM2-muistia, mikä tarkoittaa muistikaistan osalta teratavua sekunnissa. MI60:n rinnalle julkaistaan myös kevyempi Radeon Instinct MI50, mutta sen tarkempia tietoja ei julkistettu vielä.

AMD:n omien testien mukaan Radeon Instinct MI60 tarjoaa ResNet-50-testissä FP16-tarkkuudella noin 2,8-kertaista suorituskykyä Vega 10:een perustuvaan MI25-malliin verrattuna ja FP32-tarkkuudella lähes Tesla V100 PCIe:n tasoista suorituskykyä. SGEMM- ja DGEMM-testeissä MI60:n suorituskyky riittää Tesla V100 PCIe:n peittoamiseen pienehköllä marginaalilla.

Muita Vega 20:n uudistuksia ovat esimerkiksi PCI Express 4.0 -tuki ja Infinity Fabric -tuki näytönohjainten väliseen kommunikaatioon. PCI Express 4.0 tarjoaa prosessorin ja grafiikkapiirin välille maksimissaan 64 Gbps:n kaksisuuntaisen kaistanleveyden, kun näytönohjainten väliseen kommunikaatioon käytettävä Infinity Fabric tarjoaa kaistaa 100 Gbps. Grafiikkapiirin rautatason virtualisointi on tarjoaa kolmannen sukupolvensa myötä mahdollisuuden käyttää yhtä Radeon Instinct MI60 -näytönohjainta maksimissaan 16 virtuaalikoneen palvelemiseen ja yhdelle virtuaalikoneelle voidaan osoittaa maksimissaan kahdeksan omaa laskentakorttia.

Radeon Instinct MI60 -näytönohjaimen toimitukset aloitetaan vielä tämän vuoden puolella.

Päivitys: AMD on julkaissut virallisen videon Next Horizon -tapahtumastaan. Videolla on mittaa reilut kaksi tuntia.



Huom! Foorumiviestistä saattaa puuttua kuvagalleria tai upotettu video.

Linkki alkuperäiseen uutiseen (io-tech.fi)

Palautelomake: Raportoi kirjoitusvirheestä

 

[eretux]

AMDlla tuntuu kyllä menevän aika lujaa prossupuolella atm. Miettii että millainen tilanne oli se 3-4v sitten, niin aika kummasti tuntuu asetelma kääntyneen kun nyt puolestaan Intel junnaa paikoillaan 10nm prosessin kanssa eikä tunnu olevan helpotusta tiedossa vielä hetkeen. Saas nähdä miten käy, mutta ainakin tämä uutinen antaa aika hyvää kuvaa tulevasta AMDn suhteen etenkin prossupuolella.

 

[eternality]

Intelin 48 corea vanhentui sitten samantien (No joo, voittaa se edelleen jotkut yksittäiset testit, mutta tuskin kovin montaa) Harmi kyllä että (odotetusti) ei tullut peli GPU uutisia...

 

[Puurokulho]

Joku näppärä tyyppi vois tehdä pikasen arvion tuon I/O-sirun koosta, näyttää aivan jäätävän kokoselta kuvassa. Silmämääräsesti katottuna tuo näyttäs isommalta kun nykyset Zeppelinit, olis varsin mielenkiintosta tietää et mitä kaikkee ne on tuonne tunkenu.

 

[Kaotik]

Joku näppärä tyyppi vois tehdä pikasen arvion tuon I/O-sirun koosta, näyttää aivan jäätävän kokoselta kuvassa. Silmämääräsesti katottuna tuo näyttäs isommalta kun nykyset Zeppelinit, olis varsin mielenkiintosta tietää et mitä kaikkee ne on tuonne tunkenu.

Koko entisen uncoren, kasan Infinity Fabric -linkkejä ja 8 muistikanavaa

edit: ja tarkentaen siis että tuossa pitää olla kuitenkin vähintään yhtä paljon esim niitä PCIe-linjoja kuin 1st gen Epyceissä, mieluummin tuplat jne, eli tuossa olisi kahdeksan sirun uncore (veikkaan että todellisuudessa neljän ja pcie yms linjat pysyy nykyisten Epycien tasolla ihan vain koska muistikanavia on edelleen kahdeksan)

 

[Tojara]

Joku näppärä tyyppi vois tehdä pikasen arvion tuon I/O-sirun koosta, näyttää aivan jäätävän kokoselta kuvassa. Silmämääräsesti katottuna tuo näyttäs isommalta kun nykyset Zeppelinit, olis varsin mielenkiintosta tietää et mitä kaikkee ne on tuonne tunkenu.

Karkea arvio TR4/SP3 pohjalta on 350 mm^2 IO-siru ja 70 mm^2 ydinsirut. Tarkkuus luokkaa +-20%. Nykyinen Epyc oli 4 x 213 mm^2 sirua.

Ydinsirut vaikuttavat todella pieniltä vaikka valmistusprosessin ottaa huomioon, nykyiset ydinryppäät ovat sen 44 mm^2. Joku kanava noiden ja IO-sirun välillä täytyy kuitenkin olla. Ehkä nuo ovat kahdeksan ytimen ryppäitä alan minimoinniksi?

 

[jpjantti]

I/O-lastu lienee houkutteleva paikka laittaa mittava määrä välimuistia myös.

 

[Lagittaja]

Karkea arvio TR4/SP3 pohjalta on 350 mm^2 IO-siru ja 70 mm^2 ydinsirut. Tarkkuus luokkaa +-20%. Nykyinen Epyc oli 4 x 213 mm^2 sirua.

Ydinsirut vaikuttavat todella pieniltä vaikka valmistusprosessin ottaa huomioon, nykyiset ydinryppäät ovat sen 44 mm^2. Joku kanava noiden ja IO-sirun välillä täytyy kuitenkin olla. Ehkä nuo ovat kahdeksan ytimen ryppäitä alan minimoinniksi?

Eikö tuo 68x50 ole liian pieni TR4:lle? Tuon kuvan arvioilla olisi yhteensä "vain" 910mm^2, Ian mainitsi että yhteenlaskettuna pinta-ala on nelinumeroinen.

Väittelyketjusta.

En tiedä menikö ihan nappiin kuvan suoraan oikaiseminen mutta tämä nyt oli pikainen rykäisy.


Yhtä pikaisesti rykäistyt mittaukset:
14nm I/O-die ~ 15.5mm x 28.2mm > 437mm^2
7nm chiplet ~ 7.55mm x 10.45mm > 78.9mm^2

Joku voinee tehdä sanity checkit. Omaan korvaan ainakin kuulostaa suurinpiirtein oikealta.

Edit: TR4:n (nominal) mitat siis on tämän mukaan 58.5mm x 75.4mm johon nuo ylläolevat perustuu.
Socket TR4 (sTR4) - Packages - AMD - WikiChip

Edit2: Ian Cuttressin Twitteristä löytyi korkeammalla resoluutiolla kuva. Tuosta kun mittaili niin chipletti on siellä ~80mm^2 luokassa ja I/O ~437-438mm^2. Yhteensä siis reipas tonni.

 

[hkultala]

I/O-lastu lienee houkutteleva paikka laittaa mittava määrä välimuistia myös.

Juu, tuonkokoisella piirillä voisi helposti olla kymmeniä, ehkä satojakin megatavuja L4-välimuistia. Mutta noissa slideissä ei kuitenkaan ilmeisesti sanottu mitään siihen viittaavaa.

Kiinnostaisi tosiaan lukea tarkempia tietoja tuosta.

 

[Nerkoon]

Näinköhän AMD on päättänyt muuttaa politiikkaa ja siirtyy kolmen piirin tuotantoon: Ryzen uncorella, CPU chipletit ja I/O piiri? Eli Ryzen kotikoneisiin ja kaikki muu kasataan CPU chipleteistä ja I/O piiristä?

 

[hese_e]

Näinköhän AMD on päättänyt muuttaa politiikkaa ja siirtyy kolmen piirin tuotantoon: Ryzen uncorella, CPU chipletit ja I/O piiri? Eli Ryzen kotikoneisiin ja kaikki muu kasataan CPU chipleteistä ja I/O piiristä?

Tai I/O piiristä tulee lite versio ryzeniin ja cpu chipletit on yhteisiä.

 

[hese_e]

Tuplapostaus.

 

[svk]

Ratkaisu siirtää IO pois CPUsta voi olla ihan järkevä, ainakin saannot luulis olevan ihan kunnossa, kun lastusta saadaan vieläkin pienempi uudella valmistusprosessilla. Oliko 7nm-prosessilla tulossa ollenkaan APU-piiriä? Siinä luulis viimeistään tarvitsevan IO:n samalle kivelle, kun työpöydällä voidaan vielä järkevästi ulkoistaa se piirisarjalle, kuten on tehtykkin, vaikka Summit/pinnacle ridge SOCceja ovatkin.

 

[mRkukov]

Nyt viimeistään kannattaa käydä katsomassa AdoredTV youtube videot epyc masterplan ja chiplets. Siellä on hyvin lisätietoa miksi nämä chipletit on hyviä ja esimerkiksi miksi tuo IO siirrettiin omalle piirille.

Täytyy sanoa että Intelin 2x46 corea on aikamoinen purkka verrattuna tähän.

 

[hkultala]

Näinköhän AMD on päättänyt muuttaa politiikkaa ja siirtyy kolmen piirin tuotantoon: Ryzen uncorella, CPU chipletit ja I/O piiri? Eli Ryzen kotikoneisiin ja kaikki muu kasataan CPU chipleteistä ja I/O piiristä?

Neljän. Ryzen uncorella ja näyttiksellä.


Tuotekehityksen kannalta tuossa erillisessä IO-piirissä on se kätevyys, että samaa IO-piiriä voidaan käyttää sitten ryzen3n kanssa, jos ulkoinen IO ei muutu.

Tai toisin päin, voidaan tehdä uusi IO-piiri DDR5-tukea varten, ja pitää ydin-chipletit ennallaan.

Tämä jälkimmäinenhän oli se suurin syy miksi joissain vaiheessa muistiohjainpiiri oli erillään prosessorista. Intel kuoppasi koko Timna-prosessorin kun veikkasi väärää muistityyppiä(RDRAMia), eikä sen jälkeen uskaltanut moneen vuoteen edes yrittää tehdä prosesoria, jossa integroitu muistiohjain.

 

[halcyon]

Tapahtuman presis-dekki (slides) SlideSharessa (kopio, alkup. piilotettiin):

AMD Next Horizon

SiliconInvestorin säikeessä lisää spekulointeja ja kaivettua dataa:

AMD, ARMH, INTC, NVDA | Stock Discussion Forums

 

[Kaotik]

Nyt viimeistään kannattaa käydä katsomassa AdoredTV youtube videot epyc masterplan ja chiplets. Siellä on hyvin lisätietoa miksi nämä chipletit on hyviä ja esimerkiksi miksi tuo IO siirrettiin omalle piirille.

Täytyy sanoa että Intelin 2x46 corea on aikamoinen purkka verrattuna tähän.

Taitaa adoredin setti olla puhdas kopio siitä tovi sitten netissä pyörineestä jonkun insinöörin julkaisemasta konseptista mitä hänen mukaansa AMD tulee tekemään? Siinä oli toki chipletit eri sijoituksilla kuin lopullisessa mutta kuitenkin

 

[Nerkoon]

Tai I/O piiristä tulee lite versio ryzeniin ja cpu chipletit on yhteisiä.

Tuo on muuten hyvä huomio. 7nm prosessi on varmaan pullonkaula tuotantokapasiteetin suhteen, joten sillä tuskin kannattaa tuottaa muuta kuin nuo coret ja 14nm kapasiteettia pitäisi olla kyllä hyvin tarjolla kaikelle muulle.

Nyt vain odotetaan tietoa siitä miten hyvin tuo chiplet rakenne toimii. Jos se pelaa kuten AMD kaavailee, niin Intel on oikeasti kusessa, koska silloin monoliittipiirien aika on ohi ja juna meni Intelin nokan edestä ja jätti laiturille.

 

[svk]

Tuo on muuten hyvä huomio. 7nm prosessi on varmaan pullonkaula tuotantokapasiteetin suhteen, joten sillä tuskin kannattaa tuottaa muuta kuin nuo coret ja 14nm kapasiteettia pitäisi olla kyllä hyvin tarjolla kaikelle muulle.

Nyt vain odotetaan tietoa siitä miten hyvin tuo chiplet rakenne toimii. Jos se pelaa kuten AMD kaavailee, niin Intel on oikeasti kusessa, koska silloin monoliittipiirien aika on ohi ja juna meni Intelin nokan edestä ja jätti laiturille.

Mihin tuota toista lastua edes työpöydällä tarvitaan? Perinteisistä piirisarjoista ei ole vissiin vielä luovuttu?

 

[Nerkoon]

Mihin tuota toista lastua edes työpöydällä tarvitaan? Perinteisistä piirisarjoista ei ole vissiin vielä luovuttu?

CPU chipletissä on vain coret. Jossakin sen I/O:n pitää olla ja ainakin minusta piirisarja on liian kaukana.

 

[hkultala]

CPU chipletissä on vain coret. Jossakin sen I/O:n pitää olla ja ainakin minusta piirisarja on liian kaukana.

Käytännössähän tämä on vain sen piirisarjan siirtäminen sen CPUn kanssa fyysisesti samaan pakettiin. (Ja paluu siihen, että muistiohjaimet ja pcie-linkit yms on piirisarjalla eikä CPUlla.). Eli sinänsä jopa lähempänä K7-aikaa kuin "nykyaikaa". Tai no, eniten tämä muistuttaa intelin Westmereä(Nehalemin halvempi malli), jossa myös pohjoissiltapiiri oli samassa paketissa CPUn kanssa, mutta eri piilastulla.

 

[vemkki]

Mietityttää, että jääköhän erillisen I/O-lastun myötä NUMA-arkkitehtuuri yhden sukupolven välivaiheeksi yhden prosessorikannan ratkaisuissa?

 

[FireFly Renaissance]

Tuo on muuten hyvä huomio. 7nm prosessi on varmaan pullonkaula tuotantokapasiteetin suhteen, joten sillä tuskin kannattaa tuottaa muuta kuin nuo coret ja 14nm kapasiteettia pitäisi olla kyllä hyvin tarjolla kaikelle muulle.

Nyt vain odotetaan tietoa siitä miten hyvin tuo chiplet rakenne toimii. Jos se pelaa kuten AMD kaavailee, niin Intel on oikeasti kusessa, koska silloin monoliittipiirien aika on ohi ja juna meni Intelin nokan edestä ja jätti laiturille.

Se 7 nm ei myöskään oikein auta mitään tuon I/O:n osalta kun ne analogiapuolen osat tarvivat fyysistä kokoa paljon enemmän. Voipi olla jopa päinvastoin, jos/kun analogiapuolta ei ole ehditty kehittää tuolle 7 nm sirulle vielä yhtä valmiiksi. Vähän kyllä ihmetyttää eikö tuo 14 nm piiri sisällä mitään (merkittävää) muuta, kun sitä I/O:ta pystyy laittamaan vain piirin reunoille.

Desktop siruun ei silti välttämättä kannata laittaa tuollaista, jos sen 7 nm piirin reunoille mahtuu sen verran I/O:ta kuin tarvii ja se toimii.

 

[hkultala]

Mietityttää, että jääköhän erillisen I/O-lastun myötä NUMA-arkkitehtuuri yhden sukupolven välivaiheeksi yhden prosessorikannan ratkaisuissa?

Ei, ollut käytössä jo kolmessa aivan eri arkkitehtuurissa yli kahdeksan vuoden ajalla:

AMD's 12-core "Magny-Cours" Opteron 6174 vs. Intel's 6-core Xeon

http://www.legitreviews.com/images/reviews/1741/amd-fx-zambezi-17.jpg

 

[Nerkoon]

Se 7 nm ei myöskään oikein auta mitään tuon I/O:n osalta kun ne analogiapuolen osat tarvivat fyysistä kokoa paljon enemmän. Voipi olla jopa päinvastoin, jos/kun analogiapuolta ei ole ehditty kehittää tuolle 7 nm sirulle vielä yhtä valmiiksi. Vähän kyllä ihmetyttää eikö tuo 14 nm piiri sisällä mitään (merkittävää) muuta, kun sitä I/O:ta pystyy laittamaan vain piirin reunoille.

Desktop siruun ei silti välttämättä kannata laittaa tuollaista, jos sen 7 nm piirin reunoille mahtuu sen verran I/O:ta kuin tarvii ja se toimii.

Tuosta I/O piiristähän ei kovin paljoa puhuttu ja minua ei yhtään ihmetyttäisi vaikka siellä olisi kaikenlaista muutakin kivaa kuten esim. täällä spekuloitua cachea. Ei AMD:n kannata kaikkia kortteja vielä nyt lyödä pöytään vaan odottaa milloin todellisuus valkenee Intelille.

 

[hese_e]

Tuosta I/O piiristähän ei kovin paljoa puhuttu ja minua ei yhtään ihmetyttäisi vaikka siellä olisi kaikenlaista muutakin kivaa kuten esim. täällä spekuloitua cachea. Ei AMD:n kannata kaikkia kortteja vielä nyt lyödä pöytään vaan odottaa milloin todellisuus valkenee Intelille.

Veikkaisin siinä olevan L3 cachen ja L1/L2 on chipleteissä. Fiilispohjalta ryzen menee myös io-lite sirulla ja siihen varmaan lisätään grafiikkapiirikin APU kiville. Jos noin käy, niin on jännää nähdä korkkauskuva, kun coret olisi saatava kai keskelle, jotta olisi paras kontakti prossujäähyihin.

 

[svk]

Siihen en ota kantaa, että onko tämä kuin lähellä todellisuutta, mutta mielenkiintoinen kuva nakattu tonne spekulaatioketjuun.

 

[hkultala]

Siihen en ota kantaa, että onko tämä kuin lähellä todellisuutta, mutta mielenkiintoinen kuva nakattu tonne spekulaatioketjuun.

Taitaa olla jonkun spekulaatiota.

Se, mikä tässä hyppii silmille on eDRAM. Käsittääkseni tuolla Samsung-johdannaisella "14nm" prosessilla millä AMDn aiemmat piirit on tehty, ei eDRAMia tehdä.

Tämän Samsung-johdannaisen prosessin lisäksi GFllä on kuitenkin myös IBMltä peräisin oleva "14HP"-prosessi, jolla eDRAMia voidaan tehdä.

Se, että tämän IO-piirin sanotaan kuitenkin olevan tehty nimenomaan "14nm" eikä "12nm" prosessilla voisi vihjata siihen suuntaan, että tässä käytetäänkin tuota IBMltä peräisin olevaa "14HP" prosessia eikä Samsungilta lisensoitua ja siitä jatkokehitettyä "14nm/12nm" prosessia, jolloin eDRAM olisi mahdollinen.

edit: Halu tehdä eDRAM-pohjainen L4 myös selittäisi osaltaan lisää tätä erillistä IO-piiriä.

Kukaan ei tainnut tuolla tilaisuudessa tajuta kysyä, kummasta "14nm" prosessista oli kyse.

 

[hkultala]

Veikkaisin siinä olevan L3 cachen ja L1/L2 on chipleteissä. Fiilispohjalta ryzen menee myös io-lite sirulla ja siihen varmaan lisätään grafiikkapiirikin APU kiville. Jos noin käy, niin on jännää nähdä korkkauskuva, kun coret olisi saatava kai keskelle, jotta olisi paras kontakti prossujäähyihin.

L3 on varmasti chipleteillä myös, koska
1) Zenin arkkitehtuurissa on joka CCXlle erikseen eikä mikään vihjaa siihen että tätä oltaisiin muuttamassa. Vaatisi melko suuria muutoksia väyläarkkitehtuuriin muutaa tätä.
2) Sen oleminen tuolla IO-piirillä tekisi siitä latenssiltaan liian hidasta, haittaisi suorituskykyä liikaa.
3) Sen oleminen tuolla IO-piirillä kuormittaisi selvästi noita IO-piirin ja chiplettien välisiä väyliä, niistä tarvittaisiin järeämmät ja lisäksi sähkönkulutus lisääntyisi.
4) SRAMia on ihan hyvä valmistaa uusilla valmistustekniikoilla, sen koko pienenee mukavasti.

Sen sijaan siellä IO-piirillä voi olla L4-välimuisti.

 

[yberkurko]

Mikäli tuossa io-piirissä on reilummalti välimuistia, sillä kai voivat hieman vähentää intelin useamman muistikaistan tuomaa etua. Näppärä ratkaisu minusta tehdä io erilliselle piirille, kun kuitenkin on tarkoitus monesta sirusta kasailla. Saa käytettyä parhaiten sopivaa prosessiakin.

 

[anidabi]

Karkea arvio TR4/SP3 pohjalta on 350 mm^2 IO-siru ja 70 mm^2 ydinsirut. Tarkkuus luokkaa +-20%. Nykyinen Epyc oli 4 x 213 mm^2 sirua.

Ydinsirut vaikuttavat todella pieniltä vaikka valmistusprosessin ottaa huomioon, nykyiset ydinryppäät ovat sen 44 mm^2. Joku kanava noiden ja I/O-sirun välillä täytyy kuitenkin olla. Ehkä nuo ovat kahdeksan ytimen ryppäitä alan minimoinniksi?

Tästä kuvasta mulla tuli heti monta kysymystä mieleen mitä heittää ilmoille.

1. Osaako kukaan viisaampi sanoa miksi kaikki nuo neljä 2 ytimen rypästä ovat keskenään ihan toisissaan kiinni, mutta jätetty noin iso rako I/O lastun ja toisten ydinryppäiden välille? Eikö olis ollut fiksumpaa ihan vaan latenssien ja signaalivahvuuksien vuoksi lyttää kaikki ihan toisiinsa kiinni kun ne johtimet kuitenkin kulkevat siellä aluslevyllä? Päälle vielä IHS niin voila.

2. Onko AMD sanonut onko alla interposer, EMIB vai ihan perinteinen johdinpolku?

3. Osaako kukaan sanoa kuinka paljon 8x muistinohjaimet, L4 cache ja muu I/O vie tilaa tuolta I/O lastulta? Mietin vaan sitä että voisko mahdollisesti mukana olla pieni GPU jolla voitaisiin antaa vähän lisää pontta openCL:n muodossa?

4. Tämä uusi MCM valmistusmallihan antaa mahdollisuuden vaikka tunkea suuren määrän tensor coreja niitä kaipaaville laskentatieteilijöille, tai koko systeemiähän voi pienellä muokkauksella modaa vaikka mihin suuntaan semi cutom puolella.


Mielenkiintoiset ajat edessä todellakin. Taitaa mennä Ryzen 3000 sarja tilaukseen kun selvästi taklattu ryzen 1:sen pullonkauloja ja aika koneen päivitykselle on. Mutta tämä uusi MCM ratkaisu voi myös tarkoittaa sitä että ryzen 3k sarja varmaan jää aika lyhyt ikäiseksi kun takaa puskee jo 7nm+ valmistuksella tehty zen 3 piiri missä entisestään paikattu pullonkauloja ja uusi I/O lastu lisää tuen DDR5:lle ja PCI-E 5:lle varmaan aika piakoin. Voisko olla niin että AMD:tä seuraavaksi syttetään siitä että päivitys sykli muuttuu liian nopeaksi?

 

[yberkurko]

Tästä kuvasta mulla tuli heti monta kysymystä mieleen mitä heittää ilmoille.

1. Osaako kukaan viisaampi sanoa miksi kaikki nuo neljä 2 ytimen rypästä ovat keskenään ihan toisissaan kiinni, mutta jätetty noin iso rako I/O lastun ja toisten ydinryppäiden välille? Eikö olis ollut fiksumpaa ihan vaan latenssien ja signaalivahvuuksien vuoksi lyttää kaikki ihan toisiinsa kiinni kun ne johtimet kuitenkin kulkevat siellä aluslevyllä? Päälle vielä IHS niin voila.

2. Onko AMD sanonut onko alla interposer, EMIB vai ihan perinteinen johdinpolku?

3. Osaako kukaan sanoa kuinka paljon 8x muistinohjaimet, L4 cache ja muu I/O vie tilaa tuolta I/O lastulta? Mietin vaan sitä että voisko mahdollisesti mukana olla pieni GPU jolla voitaisiin antaa vähän lisää pontta openCL:n muodossa?

4. Tämä uusi MCM valmistusmallihan antaa mahdollisuuden vaikka tunkea suuren määrän tensor coreja niitä kaipaaville laskentatieteilijöille, tai koko systeemiähän voi pienellä muokkauksella modaa vaikka mihin suuntaan semi cutom puolella.


Mielenkiintoiset ajat edessä todellakin. Taitaa mennä Ryzen 3000 sarja tilaukseen kun selvästi taklattu ryzen 1:sen pullonkauloja ja aika koneen päivitykselle on. Mutta tämä uusi MCM ratkaisu voi myös tarkoittaa sitä että ryzen 3k sarja varmaan jää aika lyhyt ikäiseksi kun takaa puskee jo 7nm+ valmistuksella tehty zen 3 piiri missä entisestään paikattu pullonkauloja ja uusi I/O lastu lisää tuen DDR5:lle ja PCI-E 5:lle varmaan aika piakoin. Voisko olla niin että AMD:tä seuraavaksi syttetään siitä että päivitys sykli muuttuu liian nopeaksi?

Kun mitään L4 cachesta ei edes mainittu, ei ole mitään mahdollisuutta tietää. Sitä muistiahan voidaan tunkea vaikka kuinka ja paljon (palvelinprossu ja ytimiä rutosti...). Se lienee kuitenkin selvää, ettei pelkkä I/O noin paljoa tilaa varmaan kaipaisi ja lisänä on jotakin.

 

[Kaotik]

ielenkiintoiset ajat edessä todellakin. Taitaa mennä Ryzen 3000 sarja tilaukseen kun selvästi taklattu ryzen 1:sen pullonkauloja ja aika koneen päivitykselle on. Mutta tämä uusi MCM ratkaisu voi myös tarkoittaa sitä että ryzen 3k sarja varmaan jää aika lyhyt ikäiseksi kun takaa puskee jo 7nm+ valmistuksella tehty zen 3 piiri missä entisestään paikattu pullonkauloja ja uusi I/O lastu lisää tuen DDR5:lle ja PCI-E 5:lle varmaan aika piakoin. Voisko olla niin että AMD:tä seuraavaksi syttetään siitä että päivitys sykli muuttuu liian nopeaksi?

PCIe 5.0ssa mennään vasta 0.7 draftiversiossa, ei kannata pidätellä henkeä tuon kanssa. PCIe 4 julkaistiin puoltoista vuotta sitten ja nyt tulee eka sitä tuleva rauta.
Muistipuolellakin muistaakseni yleensä aika pitkät viiveet ennen kuin otetaan uutta käyttöön.

Mutta eiköhän AMD pyri julkaisemaan uuden Ryzen sarjan joka vuosi.

Edit: ja eiköhän DDR5 vaadi eri slotit kuin DDR4, jolloin aikaisin realistinen aikataulu on AMDllä 2021

 

[hkultala]

Tästä kuvasta mulla tuli heti monta kysymystä mieleen mitä heittää ilmoille.

1. Osaako kukaan viisaampi sanoa miksi kaikki nuo neljä 2 ytimen rypästä ovat keskenään ihan toisissaan kiinni, mutta jätetty noin iso rako I/O lastun ja toisten ydinryppäiden välille? Eikö olis ollut fiksumpaa ihan vaan latenssien ja signaalivahvuuksien vuoksi lyttää kaikki ihan toisiinsa kiinni kun ne johtimet kuitenkin kulkevat siellä aluslevyllä? Päälle vielä IHS niin voila.

A) Mitä kauempana ne on toisistaan, sitä helpompi ne on jäähdyttää, kum lämpö jakautuu isommalle pinta-alalle. Heatspreaderit eivät ole täydellisiä.

B) Kaikki liikenne chiplettien välillä ei välttämättä kulje IO-piirin kautta, vaan voi olla, että chiplettien välillä on myös suoria linkkejä. Jotkut paketin puolelta toiselle menevät suorat linkit voi olla helpompi tehdä kun piilastujen väliin jää vähän tilaa. Tästä en kuitenkaan ole varma.

2. Onko AMD sanonut onko alla interposer, EMIB vai ihan perinteinen johdinpolku?

Käsittääkseni ei ole sanottu. EMIBiä pidän hyvin epätodennäköisenä, se on käsittääkseni vain intelillä tällä hetkellä oleva tekniikka.

3. Osaako kukaan sanoa kuinka paljon 8x muistinohjaimet, L4 cache ja muu I/O vie tilaa tuolta I/O lastulta?
Mietin vaan sitä että voisko mahdollisesti mukana olla pieni GPU jolla voitaisiin antaa vähän lisää pontta openCL:n muodossa?

Systeemissähän käytännössä tarvii jossain olla joku pieni GPU että saadaan sen verran asioita näytölle, että saadaan käyttöjärjestelmä asennettu jne. Tällainen GPU voi kuitenkin olla _todella_ pieni, ja yleensä se palvelinkoneissa on kai emolevyellä joku todella pieni erillinen piiri. Tällainen mahtuisi ihan minne tahansa, ja sen laittamisessa tuonne voisi olla jotain järkeä.

Sen sijaan sen kokoinen GPU, että siitä olisi hyötyä numeronmurskauksessa - en näe järkeä laitta tuonne IO-piirille.

A) Noissa 64ssä zen2-ytimessä on yhteensä suurin piirtein saman verran numeronmurskausvääntöä kuin polaris 10:ssä, ja ainakaan mitään polaris 10n tehoista näyttistä sinne ei mahtuisi. ELi se näyttis olisi siinä numeronmurskauksessa heikompi kuin ne CPUt, mikä tarkoittaisi, että alle puolet laskettavasta kamasta pitäisi offloadata näyttikselle ja reilut puolet pitää CPUlla, ja molempien käytäminen samaan tarkoittaisi heti load balancing-ongelmia näiden välillä.

B) Suurin osa workloadeista, mitä noilla ajetaan, EI osaisi kuitenkaan käyttää sitä näyttistä. Jolloin se olisi siellä suurimalle osalle asiakkaista aivan turhaan.

Eli, jos samaan pakettiin jotain tehokasta näyttistä aletaan änkemään, se tulee sitten siten että tehdään erillinen tuote jossa vaikka puolet noista CPU-chipleteistä korvataan jollain näyttispiilastulla (ja sen omilla HBM2-muistipiilastuilla?)

4. Tämä uusi MCM valmistusmallihan antaa mahdollisuuden vaikka tunkea suuren määrän tensor coreja niitä kaipaaville laskentatieteilijöille, tai koko systeemiähän voi pienellä muokkauksella modaa vaikka mihin suuntaan semi cutom puolella.

A) Ei tämä oleellisesti muuta tätä. AMD on ennen tehnyt ja on tekemässä custom-piirejä, joissa on samalla piirillä zen-CCX sekä näyttisytimiä yms.

B) Ja tensoriytimet eivät kelpaa "laskentatieteiljöille", mitä ikinä niillä tarkoitatkaan. Tensoriytimet kelpaavat ainoastaan tekoälyjuttuihin.
Esomerkiksi siihen, että itseajava auto tunnistaa tiellä liikkuvat muut kulkijat osaatkseen väistää niitä, ja liikennemerkit jne.
Tai että googlen kuvahaku osaa luetella kuvat niidein sisällön perusteella ja hakea tietyllä sanalla olevia kuvia. Tai että kiinan isoveli valvoo-järjestelmä osaa tunnistaa epäilyttävien henkilöiden naamat miljoonien valvontakameroiden kuvista ja seurata näiden liikkeitä.

C) AMDllä ei tällä hetkellä ole valmiina omaa tensori-/tekoäly-ydintä. Ja se, että Vegaan 20:een on tulossa normaaleihin shader-ytimiin matalan tarkkuuden konvoluutiota/pistetuloa kiihdyttäviä käskyjä, eli että AMD pyrkii ajamaan tekoälykoodia normaaleilla Vegan Shadereilla ja muuttamaan niitä paremmin siihen soveltuvaksi vihjaisi siihen, että niitä ei aivan pian ole tulossakaan.

Mielenkiintoiset ajat edessä todellakin. Taitaa mennä Ryzen 3000 sarja tilaukseen kun selvästi taklattu ryzen 1:sen pullonkauloja ja aika koneen päivitykselle on. Mutta tämä uusi MCM ratkaisu voi myös tarkoittaa sitä että ryzen 3k sarja varmaan jää aika lyhyt ikäiseksi kun takaa puskee jo 7nm+ valmistuksella tehty zen 3 piiri missä entisestään paikattu pullonkauloja ja uusi I/O lastu lisää tuen DDR5:lle ja PCI-E 5:lle varmaan aika piakoin. Voisko olla niin että AMD:tä seuraavaksi syttetään siitä että päivitys sykli muuttuu liian nopeaksi?

Missään ei ole kerrottu kuluttajamallien tulevan MCM-ratkaisuna.

Vain kaksi muistikanavaa sisältävä IO-piiri olisi aika helposti "liian pieni" IO-piiri ollakseen järkevä erillispiirinä, eikä AM4-kanta tue enempää muistikanavia. Ja kuluttajapuolella muistin viiveillä on enemmän väliä kuin palvelinpuolella (jossa kaista merkkaa enemmän) ja erillinen IO-piiri kuitenkin pakosti lisää muistin viivettä.

Mutta en sano varmuudella mitään suuntaan tai toiseen.


Ja pcie express 5n tuloa pian pcie xpress 4n jälkeen tosiaan hypetetään mutta sillä on vielä mahdollisuus myöhästyä paljon. Enkä näe muutenkaan peruskuluttajalla suurta tarvetta siihen. Että ihan turhaa alkaa vielä miettimään sen tuloa.

 

[eternality]

Tuskin tuolla mitään GPU:ta on kun kannassa ei taida olla pinnejä video ulostuloille?

 

[Kaotik]

Tuskin tuolla mitään GPU:ta on kun kannassa ei taida olla pinnejä video ulostuloille?

Juu eiköhän ne ole emoilla

 

[yberkurko]

Estäisiköhän mikään sitä, että olisivat siirtyneet 8 ytimen ccx:iin? Tuli vain mieleen, että noi kaksi chiplettiä kylki kyljessä voisi olla samaan tyyliin suoraan yhteydessä toisiinsä kuin vanhemmilla piireillä kaksi 4 coren ccx:ää.

8 coren ccx antaisi kuluttajapuolella melko paljon mahdollisuuksia eri käytössä oleville ydinmäärille (varsinkin jos AM4 ydinmäärää ei kasvateta kahdeksasta). Lähinnä Oem puolelle voisi tulla jotain hassuja 7 core yms virityksiä viallisista piireistä.

 

[FireFly Renaissance]

Mikäli tuossa io-piirissä on reilummalti välimuistia, sillä kai voivat hieman vähentää intelin useamman muistikaistan tuomaa etua. Näppärä ratkaisu minusta tehdä io erilliselle piirille, kun kuitenkin on tarkoitus monesta sirusta kasailla. Saa käytettyä parhaiten sopivaa prosessiakin.

Suuri L4 välimuisti taitaa tosin kuluttajasovelluksissa olla lähinnä (kallista) turhaa painolastia.

 

[yberkurko]

Suuri L4 välimuisti taitaa tosin kuluttajasovelluksissa olla lähinnä (kallista) turhaa painolastia.

Eihän tuo mikään kuluttajaprossu olekaan, vaan raskaimman pään palvelinprosessori.

 

[hkultala]

Estäisiköhän mikään sitä, että olisivat siirtyneet 8 ytimen ccx:iin? Tuli vain mieleen, että noi kaksi chiplettiä kylki kyljessä voisi olla samaan tyyliin suoraan yhteydessä toisiinsä kuin vanhemmilla piireillä kaksi 4 coren ccx:ää.

Ei estä, mutta olisi siinä haittapuolensa.

Neljän ytimen ja niiden välimuistin välille saadaan vielä hyvin nopea kytkentä crossbarilla, suuremmalla määrällä crossbar alkaisi helposti käydä isoksi/kalliiksi/virtasyöpöksi/hitaaksi , ja toisaalta kytkentätyypin vaihtaminen joksikin muuksi kuin crossbariksi hidastaisi sitä liikennettä siellä CCXn sisällä.

Crossbarissa siis kokonaiskytkentöjen määrä nousee O(n^2) eli linkkimäärän kaksinkertaistuessa kytkentämäärä n. nelinkertaistuu.

 

[Primusol]

Mielenkiintoista nähdä mitä sieltä tulee suorituskyvyn suhteen. Mikäli parantavat muistiohjainta niin mahtaneeko 3xx-sarjalaiset AM4 emot jo olla pullonkaula? Olisi omasta mielestä mahtavaa jos tämän vielä saisi kohtuullisen hyvänä pelkkänä CPU päivityksenä omaan kokoonpanoon, menettämättä koko potentiaalia.

 

[FireFly Renaissance]

Eihän tuo mikään kuluttajaprossu olekaan, vaan raskaimman pään palvelinprosessori.

Ei, mutta täällä vedetään kovasti yhdysmerkkejä myös seuraaviin työpöytä zeneihin.

 

[Beaver6]

14nm IO palan uudelleen suunnittelu ja valmistus on niin paljon halvempaa mitä 7nm, että todennäkösesti sama jatkuu myös am4 puolelle. Siihen vielä lisättynä ettei 7nm kyseisessä piirissä skaalaa lähellekkään yhtä hyvin. Mielenkiintoisena kohtana oli "doubles the bandwich/channel", ei ainakaan olisi huono apu:a ajatellen tai thredripperiä.

 

[hkultala]

14nm IO palan uudelleen suunnittelu ja valmistus on niin paljon halvempaa mitä 7nm, että todennäkösesti sama jatkuu myös am4 puolelle. Siihen vielä lisättynä ettei 7nm kyseisessä piirissä skaalaa lähellekkään yhtä hyvin.

Jos kyseessä on IBMltä peräisin oleva "14HP" prosessi niin ei sekään halpa ole. SoI ja selvästi enemmän metallikerroksia kuin Samsungilta peräisin olevissa prosesseissa.

Mielenkiintoisena kohtana oli "doubles the bandwich/channel", ei ainakaan olisi huono apu:a ajatellen tai thredripperiä.

öö? missä noin sanottiin?

 

[yberkurko]

Mielenkiintoista nähdä mitä sieltä tulee suorituskyvyn suhteen. Mikäli parantavat muistiohjainta niin mahtaneeko 3xx-sarjalaiset AM4 emot jo olla pullonkaula? Olisi omasta mielestä mahtavaa jos tämän vielä saisi kohtuullisen hyvänä pelkkänä CPU päivityksenä omaan kokoonpanoon, menettämättä koko potentiaalia.

Juu. Tuo voi olla ihan aiheellinen huoli, kun eikös jo nää ryzen 2000-sarjalaiset ole vähän muistisuorituskyvyssä vanhemmilla emoilla sen armoilla kuinka hyvin kyseinen valmistaja alunperin toteutti johtimet.

Ei, mutta täällä vedetään kovasti yhdysmerkkejä myös seuraaviin työpöytä zeneihin.

Hah. Samalla I/O palikalla tuskin ainakaan threadripperiä keveämpiä nähdään ja epäilisin, että niillekkin ehkä tekevät oman I/O-piirinsä, kun ei ole kuin neljä muistikanavaa ja
PCIE linjojakin murto-osa.

Jos kyseessä on IBMltä peräisin oleva "14HP" prosessi niin ei sekään halpa ole. SoI ja selvästi enemmän metallikerroksia kuin Samsungilta peräisin olevissa prosesseissa.

Joskohan tulisi sit Threadrippereille ja Ryzeneille (mikäli erillisellä I/O piirillä) samsungin 14nm prosessilla, kun ei edrammia (jos sellaiseen ratkaisuun ovat päätyneet) niin kuluttajahärppeissä kaivata.
Erilliset piirit mahdollistavat kaikki tämmöset kikkailut...

 

[jsa]

öö? missä noin sanottiin?

Olisiko sekotettu keskusteluun FPU:n muuttumisesta 128bit->256bit.

 

[hkultala]

Olisiko sekotettu keskusteluun FPU:n muuttumisesta 128bit->256bit.

Varmaan.

Eli kun SIMD-datapolut levennettiin 128->256 bittiin, samalla levennettiin myös L1D-välimuistista ytimen datapolulle tulevat väylät 128->256 bittiin, jotta (L1D-välimuistiin osuvista) lataus- ja tallennuskäskyistä ei tule pullonkaulaa SIMD-suorituskyvylle.

Tällä ei ole mitään tekemistä tuon IO-piirin kanssa eikä ulkoisen DRAMin kaistan kanssa.

 

[Beaver6]

Slideissä oli mainittuna, voi olla että tarkoitti pci4. Samaan aikaan kyseltiin miten aikoivat pitää kaikki coret täydellä syötöllä muistien puolesta. Eivät suostuneet vastaamaan arkkitehtuurin puolesta mutta totesivat kaistan piisaavan kaikille ytimille.

 

[hkultala]

Slideissä oli mainittuna, voi olla että tarkoitti pci4. Samaan aikaan kyseltiin miten aikoivat pitää kaikki coret täydellä syötöllä muistien puolesta. Eivät suostuneet vastaamaan arkkitehtuurin puolesta mutta totesivat kaistan piisaavan kaikille ytimille.

pci expressin versiolla ei myöskään ole mitään tekemistä muistikaistan kanssa. Vaan sen kanssa, mikä on kaista eri laitteiden välillä. Eli esimerkiksi CPUn ja GPUn välillä tai CPUn ja massamuistilaitteiden välillä.

 

[Beaver6]

pci expressin versiolla ei myöskään ole mitään tekemistä muistikaistan kanssa. Vaan sen kanssa, mikä on kaista eri laitteiden välillä. Eli esimerkiksi CPUn ja GPUn välillä tai CPUn ja massamuistilaitteiden välillä.

En mä niin väittänytkään. Eiköhän tuo kaikille ole selvää mihin pcie kaista vaikuttaa. Meni vaan asiat sekaisin kun näyttivät kuvaa missä oli double bandwich ja samaan aikaan puhuivat muistikaistasta.