Kuvissa kait oli 16 gigan L3 cacheja CCX:n kohdalle merkittyinä, niissä kuvissa joita katsoin.
8-ydinprosessorissa on L3 32 gigaa, eli L3 sen perusteella koostuisi kahdesta erillisestä osasta 16+16 gigaa? Eikö L3 olisi sittenkin jaettu erillisiin osiin jotka on CCX-kohtaisia (ei chipletille yhteisiä)?
Lisäksi mulle on vielä hahmottumatta jutteleeko chipletin CCX:t joltain osin suoraan keskenään ilman että tieto kiertää IO-chipin kautta, veikkaisin ettei.
(((... ja jos olisin sattumalta ymmärtänyt edellisen oikein, niin silloin loistava peliprosu olisi semmoinen, jossa olisi kahdessa chipletissä yksi ehjä CCX kummassakin, koska se levittäisi lämmön laajemmalle alueelle. (Kunnes SMT kaukaisella 2020-luvulla ehkä käännetään pois päältä ja ytimiä tarvitaan lisää.))))