Ei välttämättä tarvita sen enempää MCD piirejä koska 20gbps GDDR6 -> 30gbps GDDR7 tuo jo 50% lisää kaistaa.
Ne GDDR7-muistiohjaimet on joka tapauksessa kalliimpia kuin GDDR6-muistiohjaimet.
Ja vain 50% lisää kaistaa piirissä jossa olisi 2.5-4x enemmän laskentatehoa olisi edelleen pahasti kaistapullonkaulainen, 384-bittinen muistiväylä ei GDDR7llakaan olisi oikein tarpeeksi noin järeälle piirille, TAI sitten siellä pitäisi olla todella iso L3-välimuisti (joka sekin nostaisi niiden piirien kokoa ja hintaa)
Tosin jos 5090 (6090) kanssa haluaa kilpailla niin miksi AMD:n 2x ~300mm2 GCD + 8x ~30mm2 MCD olisi selvästi kalliimpi valmistaa kuin Nvidian ~750mm2 monoliittipiiri?
Koska
1) se nvidian 5090 johon nyt verrataan on tehty vanhemmalla, halvemmalla valmistustekniikalla ja 600 mm^2 N3sta maksaa selvästi enemmän kuin 750mm N4sta/4N:ää.
2) lisäksi ne 200-270mm^2 vanhalla valmistustekniikalla valmistettuja MCD-piirejä ei ole ilmaisia
3) lisäksi se erikoispaketointi jolla ne eri piilastut kytketään yhteen tulee selvästi kalliimmaksi kuin monoliittipiirin paketointi
Nuo MCD piirithän voisi olla huomattavasti edullisemmalla valmistusprosessilla kuin GCD:t.
Ne eivät voi olla liian vanhalla valmistustekniikalla jos halutaan toteuttaa hyvin nopea muistiohjain, sekä saada niille suuri määrä SRAMia L3-kakuksi mahdollisimman halvalla ja lisäksi pitää virrankulutus pienenä. Käytännössä sweet spot tuollaiseen on nykyään joku N7/N6.
Se joku 200-270mm N7/N6sta maksaanee suurin piirtein sen verran kuin mitä joku 120-160 mm^2 N4sta/4N:ää.
Huhujen mukaanhan RDNA4(5) lippulaivan piti olla kahdella GCD:llä.
Kaikkia huhuja ei kannata uskoa. Tai jos tuo huhu piti paikkaansa, siihen sen perumiseen oli varmasti hyvät syyt (toimi liian huonosti tai tuli aivan liian kalliiksi)
Täysin symmetrisiin piilastuihin perustuva monen piilastun näyttis olisi vähän epäoptimaalinen, koska näyttiksellä on aina jonkin verran sellaista toiminnallisuutta, jonka pitää olla yksi tiiiviisti integroitu möykky. Jos sen duplikoi molemmille piilastuille, sitten toisella se logiikka on tyhjän panttina.
Yksi vaihtoehto olisi toki laittaa tämä logiikka IO-piilastulle, jos niitä on vain yksi.
Mutta AMD RDNA3ssa valitsi sen, että laskenta-/logiikkapiilastuja on yksi, muistiohjain-/välimuistipiilastuja monta.
Piirin pilkkominen moneen pieneen piilastuun ei myöskään ole mikään silver bullet joka ratkoo kaikki valmistustekniikan hintaongelmat, kun se suurin hintaongelma on se, että kehittyneiden valmistustekniikoiden piikiekot vaan ovat järkyttävän kalliita.
Piirin pilkkominen pienempiin piilastuihin helpottaa lähinnä sitä ongelmaa, että koko piilastu menee pilalle jonkin kriittisen valmistusvirheen takia, mutta tätä ongelmaa pienentää huomattavasti myös se, että osan shader-ytimistä tai osan välimuisteista voidaan kytkeä pois päältä (jos sattuvat olemaan särki), ja piirin voi sitten myydä piiriä sitten halvempana mallina.
ja sitten piirin pilkkominen pienemmiksi piilastuiksi myös hiukan vähentää sitä hukkapinta-alaa joka tulee siitä, että piilastut ovat suorakulmioita mutta piiikiekko pyöreä, verrattuna 300mm^2 piilastuihin 600mm^2 piilastut hukkaavat n. 5% enemmän pinta-alaa reuna-alueisiin jotka jäävät piisirujen ulkopuolelle.
Valmistuksen hintaa suurempi hyöty piirin jakamisesta moneen piilastuun tulee usein siitä, että voidaan myydä useampaa erilaista tuotetta halvemmilla tuotekehityskustannuksilla,
kun osa toiminnallisuudesta on sellaisella piilastulla, joiden määrää voi säädellä tuotekonfiguraation mukaan. Esim. AMD on saanut EPYCinsä markkinoille melko samaan aikaan kuin kuluttaja-Ryzenit, kun niissä itse CCD-piilastut on aivan samoja, Intelillä taas serverimallit samasta mikroarkkitehtuurista on usein tullut jopa yli vuoden kuluttajamallien jälkeen. ja AMDllä joskus Zen1n aikaan ei vaan olisi riittänyt tuotekehitysresurssit kehittää zen-arkkitehtuurista erillisiä kuluttaja- ja serveri-piirejä, mutta kun sama piiri toimi molemmille (server-tuotteissa neljän piilastun MCD-paketoinnilla), saatiin molemmat tuotteet markkinoille käytössä olevilla resursseilla.