TSMC kertoi uusista prosesseistaan ja aikaistaa N4:n riskituotantoa kokonaisella vuosineljänneksellä

[Kaotik]

Kaotik kirjoitti uutisen/artikkelin:
Puolijohdevalmistuksen terävimmässä kärjessä ei ole lisätty junaan jarruja, vaan TSMC on ilmoittanut jopa kiihdyttäneensä tulevan N4-prosessin aikataulua. Yhtiö kertoi 2021 Technology Symposium -tapahtumassaan lisäksi muun muassa tulevista paketointiteknologioistaan.

TSMC:n N4-prosessi on nimellisesti neljän nanometrin kokoluokkaa, mutta se on samaan tapaan osa 5 nanometrin perhettä, kuin N6 on osa 7 nanometrin perhettä. Todellisuudessa nanometrit ovat vain markkinointilukuja, mutta ne antavat jonkinlaisen yksinkertaistetun kuvan prosessien välisistä suhteista.

Yhtiön mukaan sen N4-prosessin kehitystyö on sujunut niin hyvin, että yhtiö tulee aloittamaan sen riskituotannon jo vuoden kolmannella neljänneksellä. Alkuperäisen suunnitelman mukaan prosessin riskituotannon oli tarkoitus alkaa vasta vuoden viimeisellä neljänneksellä.

5 nanometrin prosessiperhe sai tapahtumassa myös uuden jäsenen N5A-prosessista, joka on sertifioitu autoteollisuuden AEC-Q100 Grade 2 -standardin mukaiseksi. Prosessi aiotaan saada tuotantokäyttöön ensi vuoden kolmannella neljänneksellä.

Seuraava täysin uusi prosessiperhe on nimellisesti 3 nanometrin kokoluokkaa. Tämänhetkisen aikataulun mukaan TSMC saisi N3-prosessin massatuotantoon ensin vuoden jälkimmäisellä puoliskolla. Prosessin odotetaan tarjoavan parantavan transistoritiheyttä 70 % N5-prosessiin verrattuna samaan aikaan kun suorituskyky nousee 15 % tai tehonkulutus laskee 30 %.

Piirien paketointipuolella kuultiin puolestaan uutta 3DFabric-termin alle osuvista teknologioista. Yhtiön mukaan se tulee kasvattamaan sekä InFS- (Integrated Fan-Out) että CoWoS-paketointien (Chip on Wafer on Substrate) suurinta sallittua piirikokoa nykyisestä vielä kuluvan vuoden aikana.

Lisäksi yhtiön TSMC-SoIC 3D-paketointiteknologia tullaan validoimaan kahden N7-prosesilla valmistetun sirun yhteenliittämiselle loppuvuodesta, mutta varsinainen massatuotanto on käynnistymässä vasta ensi vuoden puolella. Huhujen mukaan AMD:n X3D-paketointi tulevissa V-Cache-välimuistisirulla varustetuissa Zen 3 -prosessoreissa tulisi hyödyntämään TSMC-SoIC-prosessia.

Lähde: TSMC

Linkki alkuperäiseen juttuun

 

[Hannibal]

Autoteollisuus käyttämään uusinta ja hienointa tekniikkaa… Jösses!
Mutta onhan nuo itsestään ajavat autot varmasti tehosyöppöjä laskentatehoa suhteen, mutta on kehitys kovaa. Edellisessä autossa ei ollut muuta eletroniikkaa kuin valot, sytytyspuoli ja radio… Nykyisessä ei konepellin alle juuri viitsi edes katsoa ja ensi vuoden autot käyttää tehokkaampia mikropiirejä kuin nykyisessä ökymikrossani on…
Tässä alkaa tuntea itsensä fossiiliksi…

 

[DWL_Puavo]

Vaikka nuo ovatkin vain nimellisesti "5nm" ja "4nm" prosesseja, hyppäys näissä on kuitenkin tosi suuri - tuossakin välissä olisi jo 20% muutos, ja kohti nollaa mentäessä prosessin muutos vain kasvaa ellei oteta käyttöön desimaaleja tai seuraavaa pienempää yksikköä pikometriä.

Ja jos uusi 3nm prosessi on tiheimmiltä osiltaan oikeasti 3nm, muutos on kuitenkin hurjat 40% kerralla 5nm prosessiin verrattuna.

Vastaavasti intel sai tiputettua prosessia 14nm --> 10nm (29%) vasta vuosikausien kehittämisen jälkeen, eikä sittenkään mitenkään erityisen onnistuneesti.

 

[hkultala]

Vaikka nuo ovatkin vain nimellisesti "5nm" ja "4nm" prosesseja, hyppäys näissä on kuitenkin tosi suuri - tuossakin välissä olisi jo 20% muutos, ja kohti nollaa mentäessä prosessin muutos vain kasvaa ellei oteta käyttöön desimaaleja tai seuraavaa pienempää yksikköä pikometriä.

Ei siinä ole mitään 20% muutosta.

Suurin osa mitoista noilla TSMC "5nm" ja "4nm" prosesseilla on täysin identtisiä. Todellisuudessa TSMCn "4nm" on vain tuo "5nm" pikkuviilauksilla.

Ja jos uusi 3nm prosessi on tiheimmiltä osiltaan oikeasti 3nm, muutos on kuitenkin hurjat 40% kerralla 5nm prosessiin verrattuna.

Ei ole.

Nuo numerot on ihan täysin hatusta vedettyjä ja kaikki mitat ovat pudonneet selvästi vähemmän

Vastaavasti intel sai tiputettua prosessia 14nm --> 10nm (29%) vasta vuosikausien kehittämisen jälkeen, eikä sittenkään mitenkään erityisen onnistuneesti.

Tällä logiikalla Bemarin 318:n täytyy olla yli 100 kertaa parempi auto kuin mazda 3:n.

Kyse on vain siitä, minkä numeron markkinointiosasto kehtaa prosessille antaa. Kyse on vain markkinointinimistä, ei todellisista mitoista. Ja joka sukupolvessa näitä markkinointilukuja deflatoidaan lisää.

Intelillä on rehellisempi markkinointiosasto kuin TSMCllä, Inteli valehtelee vähemmän.

Kaikein tärkein prosessin kehittyneisyydestä kertova mitta on johtoväli. Se on Intelin "10nm" prosessilla 36nm, TSMCn "7nm" prosessilla 40nm. Ja mm. tämän takia Intelillä on prosessinsa kanssa ongelmia, kun yrittivät pienentää liikaa kerralla, käyttäen vielä vanhaa 193nm DUV-kalustoa (kuten TSMCn "7nm"kin, mutta TSMCn "5nm" siirtyi jo uuteen 13.5nm EUV-kalustoon)

Tämän TSMCn "5nm"/"4nm-prosessin johtoväliä ei ole julkisesti sanottu, mutta veikkaisin sen olevan väliltä 32-34nm.

 

[ANTI_L]

Tähän @hkultala n viestiin mietintänä, että varmaan aidosti alle 10nm johdinleveydet saattavat olla liian hankalia toteuttaa nykyisillä materiaaleilla ja prosesseilla, ellei jotain erityisiä tekniikoita onnistuta kehittämään.

Aletaan reaalimaailman 10nm prosessissa olemaan alle sadan atomin leveyksissä johtimessa ja alkaa olla suht vaikeaa kehittää luotettava atomibondaus noissa kokoluokissa. toki nyt on kyse yhden atomikerroksen teosta, jos tehdään vaikka 3-6 atomin kerros, niin alkaa atomien välinen bondaus olemaan jo tukevampi. En ole fyysikko/materiaalitieteilijä, joten en edes tiedä mistä alkaa etsimään vastauksia tähän.