- Liittynyt
- 22.10.2016
- Viestejä
- 12 337
Yli 6 GHz kellotajuus on ihan uskottavaa, koska N4P => N2 on huomattava parannus valmistustekniikassa, mutta muuten tuossa videossa on jälleen MLID:lle tyypillistä roskaa kohtalaisen paljon
Video alkaa offtopiclla jossa todella paljon misinformaatiota postaava pelle kehuu kuinka yksi hänen ziljoonasta veikkauksestaan sattui osumaan oikeaan.
Kohdassa 4:53
"I have documented proof that Zen 6 is aiming above 10% IPC".
... ja sitten sillä on siellä kuva zen5-roadmapistä. Mennyt zen5 ja zen6 sekaisin?
Kaikki virallinen tieto nimenomaan sanoo, että zen6-ydin tulee mikroarkkitehtuuriltaan olemaan hyvin lähellä zen5sta, että uudistukset tulee järjestelmäpuolelle (isompi CCD, lisää ytimiä) ja uudempaan valmistustekniikkaan (antanee lisää kelloja, ei paranna IPCtä)
Toki L3-välimuistin potentiaalinen kasvatus ja muutamat pikkuparannukset ytimeen voi sitä IPCtä joitain prosentteja nostaa, mutta >10% on melko epätodennäköistä.
8:30
"2.5 node jumps" on roskaa. Zen6sta ei tulla tekemään N2X:llä, vaan jollain N2:lla tai korkeintaan N2P:llä, N2X ei yksinkertaisesti ole valmis ajoissa Zen6lle.
Tiedetään, että sampleja Zen6sta on nyt ulkona mutta ei todellakaan olisi ulkona samplet vielä jos prosessina olisi N2X.
TSMC sanoo että N2P menee massatuotantoon ensi vuoden toisella puolikkaalla (eli tuotteet on käytännössä valmiita julkaistavaksi vasta 2027 puolella, koska valmistus kestää kuukausia), ja N2X tulee vasta N2P:n jälkeen.
Global market leader: TSMC's chip manufacturing plans through 2029
From 2028, TSMC is to manufacture chips with its second generation of nanosheet transistors. The version with a super power rail will be particularly exciting.
Eli N2X tulossa vasta 2027 massaalmistukseen, tuotteet ulkona ehkä aikaisintaan loppuvuodesta 2027.
ja N2X:äänkään ei ole mitään "2.5 node jumps"ia.
Nuo "täydet nodet" menee N7 => N5 => N3 => N2, ja Zen5 tehdään N4P:llä joka on N5n hyvin pitkälle jalostettu versio (eli suorituskyvyltään lähempänä N3sta kuin alkuperäistä N5sta )
Eli tosiasiassa ero on suorituskyvyn suhteen 1.5 nodea, puoli nodea N3een ja siitä täysi node N2een.
Ja sitten tuo pelle laskee noita TSMCn mainostamia uusien prosessien nopeusparannuksia... ja tekee sen pahasti pieleen. "I used 1.15 instead of 1.18 to try and account for N5P (not the worse N5) mutta nopeusero N4P:n ja N5n välillä on selvästi enemmän kuin vajaat 3%, TSMC itse mainostaa 11%.
Jos yrittäisi laskea nämä kertoimet OIKEIN näistä TSMCn mainosluvuista (joihin pitää suhtautua hyvin suuren suolan kera), niin sitten N4P => N3E on 1.18 / 1.11 eli n. 1.06
Ja kun zen6 ei tule olemaan N2X vaan todennäköisemmin N2 (jonka luvataan olevan n. 5-9% hitaampi kuin N2P) niin ollaan kokonaisuudessaan siellä n. 10-11% parannuksessa N3E:hen eli n. 17% parannuksessa N4P:hen.
Mutta tuo pelle saa laskettua että 1.15 * 1.15 * 1.1 = 1.45, n. 1.24-kertaisesti pieleen.
Ja sitten tuo ihan tosissaan uskoo noita TSMCn mainosmateriaaleja uudista prosesseista ilman mitään suolaankäyttöä. Noissa aina kerrotaan sen eniten suorituskykyparannusta saaneen porttityypin nopeusparannus, ja eniten pienentyneen logiikkaportin kokoparannus, ja jätetään mainitsematta että toiset porttityypit eivät ole nopeutuneet tai pienentyneet yhtään.
Esim. TSMCllä N3-prosessilla uutuutena oli uudentyyppiset pienemmät solut, joilla saatiin logiikkaa selvästi aiempaa pienemmäksi - mutta nämä uudet solut ovat jopa HITAAMPIA kuin N5-prosessin niitä lähimpänä olevat solut. Kun näitä hitaita soluja ei käytetä(kun tarvitaan nopetta), tiheysparannus N5sta N3een jää paljon pienemmäksi kuin TSMCn mainosmateriaalien tiheysparannuset; Ne mainostetut nopeus- ja tiheysparannukset ei koskaan molemmat voineet toteutua yhtä aikaa.
Ja nuo mainostetut nopeuslukemat on usein myös pelkästään logiikkaporttien viiveitä, että niissä ei yleensä ollenkaan tai tarpeeksi suurella kertoimella oteta huomioon johtoviiveitä, joten todellisilla designeilla käytännön kellotaajuusparannukset on aina pienempiä kuin mitä nuo mainosmateriaalit sanoo.
Että kun vähän lisää suolaa valmistusprosessin mainosluvuista (oikein laskettuna) saatuun 17%iin, niin lopullinen realistinen odotus kellotaajuusparannukselle on 10-15% luokassa, ei 45% luokassa.
Mutta tällä 10-15% parannuksellakin pääsee jonnekin 6.3 - 6.5 GHz luokkaan.
Viimeksi muokattu:
Tarpeeksi kun huutaa roskaa niin joku osuu, yleensä ei.
