Intelin vuotanut dia paljastaa Rocket Lake-S:n ja 500-sarjan piirisarjat

[Kaotik]

Kaotik kirjoitti uutisen/artikkelin:
Intelin Comet Lake -työpöytäprosessoreita odotellaan edelleen markkinoille, mutta VideoCardz on saanut jo käsiinsä seuraavan sukupolven alustaa kuvaavan dian. Rocket Lake -dia näyttäisi samalla varmistavan aiempia vuotoja oikeiksi.

Dian mukaan Rocket Lake-S -prosessorit tuovat lopulta myös työpöydälle uuden ydinarkkitehtuurin. 14 nanometrin prosessille siirrettyä uutta arkkitehtuuria on lupailtu aiemmin muun muassa Kiinasta kantautuneessa vuodossa. Vuotojen mukaan prosessoreiden maksimiydinmäärä tippuu takaisin kahdeksaan, mutta uutena tulee lopultakin kauan työpöytämalleihin odotettu AVX-512-tuki.

Todennäköisimmin prosessorissa tullaan käyttämään Willow Cove -ytimiä. Willow Cove -ytimen parannuksiksi nykyisissä Ice Lakeissa käytettävään Sunny Coveen nähden on listattu välimuistien uudelleensuunnittelu, transistoritason optimoinnit ja uudet tietoturvaominaisuudet.

Uutta on myös Xe-grafiikkaohjain, mutta pienoisena pettymyksenä voidaan pitää HDMI-tuen rajoittumista edelleen HDMI 2.0b -tasolle. Mediayksiköt on päivitetty tukemaan 12-bittistä AV1- ja HEVC -purkua ja pakkausta sekä E2E-pakkausta.

Rocket Lake-S tuo dian mukaan PCI Express 4.0 -tuen vihdoin myös Intel-alustalle. Tom’s Hardwaren raportin mukaan sen oli tarkoitus tulla jo Comet Lake -prosessoreissa, mutta erinäisten emolevypuolen ongelmien vuoksi tuki oltaisiin jouduttu viime metreillä kytkemään pois käytöstä. Prosessorilta lähtevien PCI Express -linjojen määrää on kasvatettu neljällä, joten nyt sekä M.2-SSD-aseman että näytönohjaimen voi kytkeä täydellä nopeudella suoraan prosessoriin. Rocket Lake-S:n kaksikanavaisen muistiohjaimen luvataan tukevan aiempaa nopeampia DDR4-muisteja ja koko alustalle luvataan uusia ylikellotusominaisuuksia.
500-sarjan piirisarjojen puolella uutta ovat tuki erillisellä sirulla toteutettavalle USB4-yhteensopivalle Thunderbolt 4 -ohjaimelle, integroitu tuki USB 3.2 Gen 2x2:lle sekä USB Audio Offload -ominaisuudelle, josta ei tällä hetkellä ole tarkempaa tietoa.

Alustalta on myös karsittu joitain ominaisuuksia. Intelin SGX- eli Software Guard Extensions -laajennokset on poistettu täysin Rocket Lake-S -alustalta, jonka lisäksi 500-sarjan piirisarjoilta on tiputettu pois tuet eMMC-, SD 3.0- ja SDXC-standardeille sekä Low Pin Count- eli LPC-väylille.

VideoCardzin mukaan prosessoreita odotettaisiin markkinoille jo vuoden loppuun mennessä, mutta tätä voidaan pitää erittäin epätodennäköisenä. Aiemmat roadmap-vuodot asettavat Rocket Lake-S:n julkaisun ensi vuoden toiselle vuosineljännekselle, mikä sopii paremmin myös Comet Lake-S:n julkaisuaikataulun jatkeeksi.

Lähde: VideoCardz

Linkki alkuperäiseen juttuun

 

[Taneli-]

Varataan nyt oikeus kirjoittaa "Tuhnu tuli" perusteena ei pärjää 9900KS kaikissa (peli) testeissä. Koska tämä tuntuu olevan yleinen perustelu myös kaikkeen mitä AMD julkaisee

 

[vemkki]

Uutta on myös Xe-grafiikkaohjain, mutta pienoisena pettymyksenä voidaan pitää HDMI-tuen rajoittumista edelleen HDMI 2.0b -tasolle.

En nyt tiedä, että onko HDMI 2.1:lle tarvetta tuollaisella raudalla. Pelikäyttöön ei joka tapauksessa riitä tehot. 8k-videoiden sihtailuun voi jollekin tulla kiinnostusta lähivuosina, mutta aika marginaalista touhua.

 

[njake]

Samassa kuvassa on lohkokaaviossa PCIe 3.0 ja sivussa on PCIe 4.0 listattuna ominaisuutena. Noh menee varmaan kuvantekijän kiireen piikkiin.

 

[Kaotik]

Samassa kuvassa on lohkokaaviossa PCIe 3.0 ja sivussa on PCIe 4.0 listattuna ominaisuutena. Noh menee varmaan kuvantekijän kiireen piikkiin.

Piirisarjalta PCIe 3.0, prosessorilta 4.0, ihan oikein on kuvassa.

 

[hkultala]

Mikäli nuo todella ovat Willow Cove (tai edes Sunny Cove)-ytimiä, eikä jälleen Lake-sarjaa, sitten tämän pitäisi olla todella kova yhden säikeen suorituskyvyssä.

Toisaalta taas pinta-ala/monen säikeen suorituskyky jää aika heikohkoksi, Cove-sarjan ytimet "14nm" prosessilla valmistettuna on aika isoja ja niitä ei edes yritetä änkeä yli kahdeksaa tuolle piirille.

Käytännössä tarkoittaisi jossain määrin kilpailutilanteen paluuta zen1 vs Skylake-aikaan, intelllä selvästi parempi yhden säikeen suorituskyky mutta AMDltä saa samalla rahalla todella paljon enemmän monen säikeen suorituskykyä.

Mutta tämä (tai mikäli tässä on Willow Cove, niin sitten Sunny Covellinen versio tästä) on oikeastaan se piiri, joka Intelin olisi pitänyt tehdä ASAP kun selvisi, että "10nm" prosessin kanssa on suurempia ongelmia.


Sen sijaan, mikäli tuo ydin onkin vaan sama kuin Skylake-SP:ssä/Cannon Lakessa/Cascade Lakessa, eli Skylake boostattuna AVX-512lla, siten tämä on vähän too little, too late.

 

[Kaotik]

Mikäli nuo todella ovat Willow Cove (tai edes Sunny Cove)-ytimiä, eikä jälleen Lake-sarjaa, sitten tämän pitäisi olla todella kova yhden säikeen suorituskyvyssä.

Toisaalta taas pinta-ala/monen säikeen suorituskyky jää aika heikohkoksi, Cove-sarjan ytimet "14nm" prosessilla valmistettuna on aika isoja ja niitä ei edes yritetä änkeä yli kahdeksaa tuolle piirille.

Käytännössä tarkoittaisi jossain määrin kilpailutilanteen paluuta zen1 vs Skylake-aikaan, intelllä selvästi parempi yhden säikeen suorituskyky mutta AMDltä saa samalla rahalla todella paljon enemmän monen säikeen suorituskykyä.

Mutta tämä (tai mikäli tässä on Willow Cove, niin sitten Sunny Covellinen versio tästä) on oikeastaan se piiri, joka Intelin olisi pitänyt tehdä ASAP kun selvisi, että "10nm" prosessin kanssa on suurempia ongelmia.


Sen sijaan, mikäli tuo ydin onkin vaan sama kuin Skylake-SP:ssä/Cannon Lakessa/Cascade Lakessa, eli Skylake boostattuna AVX-512lla, siten tämä on vähän too little, too late.

Tosin tuohon mennessä on jo Zen 3:t ulkona, eli liian aikaista arpoa missä suhteessa IPC:t tulee menemään.

Itsellä suurin mielenkiinto kohdistuu kellotaajuuksiin, taipuuko Covet Lakejen kelloille samalla prosessilla

 

[Tojara]

Saa nähdä minkä kokoisia siruja nuo ovat. Kun transistoreja per ydin Ice Lakella on jo n. 40% enemmän niin eivät varmaan heittämällä kellotu sinne 5 GHz päälle pelkän virrankulutuksen vuoksi. Jos transistoritiheys on samaa luokkaa kuin Skylakellä niin pelkät prossuytimet vievät jo 140 neliömilliä. Koko roskalla varmaan siis kokoa yli 200 neliömilliä. Ehkä 10 nm prosessilla alkaa oikeasti olla kapasiteettia (palvelimille ja läppäreille) näiden julkaisuun mennessä.

 

[njake]

Piirisarjalta PCIe 3.0, prosessorilta 4.0, ihan oikein on kuvassa.

Kas niin onkin, tunnustan katsoneeni väärin.

 

[Sami Riitaoja]

Todennäköisimmin prosessorissa tullaan käyttämään Willow Cove -ytimiä. Willow Cove -ytimen parannuksiksi nykyisissä Ice Lakeissa käytettävään Sunny Coveen nähden on listattu välimuistien uudelleensuunnittelu, transistoritason optimoinnit ja uudet tietoturvaominaisuudet.

Onhan se mahdollista, mutta se kyllä on ristiriidassa mun käsityksestä. Eli miksi prosessorit nopeutuvat aina valmistusprosessin pienentyessä, aikanaan transistorien nopeuksien rajoittaessa kellotaajuutta transistorien nopeutuminen pienemmässä valmistusprosessissa sai suoraan aikaan mahdollisuuden nostaa kellotaajuutta. Nykyään prosessorien maksimitaajuutta hyvin pitkälti rajoittaa tehonkulutus, eli vaikka transisorit nopeutuvat niiden tehonkulutus rajoittaa niiden maksimikellotaajuuden -> sama prosessori pienemmällä valmistusprosessilla ei juuri kellotaajuuslisää maksimikellotaajuuteen.

Mitä valmistusprossin pienentyessä voidaan lisätä on transistorit. Korkealla kellotaajuudella alue jonka sisällä jokaisen transistorin on oltava jotta sitä voitaisiin käyttää yhdessä kellojaksossa on rajattu signaaliviiveen muodossa. Valmistusprosessin pienentäminen ei tuota signaaliviivettä pienennä, itseasiassa johtimen pienentäminen hidastaa sitä merkittävästi. No minimiviivanleveys on vain minimi - prosessoreissa käytetään paksumpia johtimia tilanteissa joissa tarvitaan nopeita yhteyksiä. Kuitenkin jokaisessa prosessorin kellojaksossa on alue jonka sisällä transistorien on oltava jotta sitä voidaan ko. kellotaajuudella käyttää. Tämä alue on johtimien nopeuksista johtuen aika tasan sama valmistusprosessista riippumatta joten pienemmällä valmistusprosessilla ko. alueeseen saadaan mahtumaan suurempi määrä transistoreja, joita voidaan käyttää tekemään prosessorista nopeampi sillä samalla maksimikellotaajuudella.

Nyt sitten yleisesti on tullut idea että Intel voisi 10nm prosessorinsa noin vain backportata 14nm tekniikalle. Jokainen prosessorin osa on tarkasti laskettu ja rakennettu toimimaan fysiikan mahdollisuuksien mukaan valmistettuna tuolla 10nm prosessilla - ja yhtäkkiä sen pitäisi toimia ihan yhtä hyvin ja vielä korkeammilla kellotaajuuksilla kun se valmistetaan paljon suuremmilla transistoreilla - jokainen prossun osa jossa on käytetty 10nm tekniikan mahdollisuuksien mukainen määärä transistoreita kasvaa pinta-alaltaan yli kaksinkertaiseksi. Ja piuhaviiveet eivät kasva lineaarisesti vaan logaritmisesti eli kellotaajuudet laskisivat 10nm toteutukseen verrattuna reippaasti.

Eli en odota että noissa olis Willow-Coveja eikä mitään muutakaan 10nm peräistä prosessoriydintä. Skylake mahdollisesti kera parannusten, tai kokonaan uusi arkkitehtuuri 14nm prosessille.

Ja esimerkki tuosta piirin tilarajoituksesta, AMD kertoi että he joutuivat Zen2:een kutistamaan L1i:n puoleen jotta saivat micro-op cachen kasvatettua. Piin pinta-alaa kyllä piisaisi, rajat tuli vastaan piuhaviiveissä. Hiukan ajatusta että jos AMD joutui tälläisen teknisen ratkaisun tekemään 7nm piirissä kuinka hyvin ko. piiri olisi backportattavissa vaikka 14nm prosessille? Intel ei ole sen suhteen yhtään paremmassa tilanteessa.

Mutta Intelin tilanne on aika toinen kuin AMD:n, Lisa Su kertoo että piirejä ei tulla juuri kasvattamaan, sen sijaan Intelille meni kaksi AMD:n entistä työntekijää joille piiirien kasvattaminen tuntuu olevan päätavoite - voivat toki olla neroja ja saada mahtavia tuloksia aikaiseksi mutta itse olen enemmän tuon AMD:n filosofian takana.

 

[Kaotik]

Onhan se mahdollista, mutta se kyllä on ristiriidassa mun käsityksestä. Eli miksi prosessorit nopeutuvat aina valmistusprosessin pienentyessä, aikanaan transistorien nopeuksien rajoittaessa kellotaajuutta transistorien nopeutuminen pienemmässä valmistusprosessissa sai suoraan aikaan mahdollisuuden nostaa kellotaajuutta. Nykyään prosessorien maksimitaajuutta hyvin pitkälti rajoittaa tehonkulutus, eli vaikka transisorit nopeutuvat niiden tehonkulutus rajoittaa niiden maksimikellotaajuuden -> sama prosessori pienemmällä valmistusprosessilla ei juuri kellotaajuuslisää maksimikellotaajuuteen.

Mitä valmistusprossin pienentyessä voidaan lisätä on transistorit. Korkealla kellotaajuudella alue jonka sisällä jokaisen transistorin on oltava jotta sitä voitaisiin käyttää yhdessä kellojaksossa on rajattu signaaliviiveen muodossa. Valmistusprosessin pienentäminen ei tuota signaaliviivettä pienennä, itseasiassa johtimen pienentäminen hidastaa sitä merkittävästi. No minimiviivanleveys on vain minimi - prosessoreissa käytetään paksumpia johtimia tilanteissa joissa tarvitaan nopeita yhteyksiä. Kuitenkin jokaisessa prosessorin kellojaksossa on alue jonka sisällä transistorien on oltava jotta sitä voidaan ko. kellotaajuudella käyttää. Tämä alue on johtimien nopeuksista johtuen aika tasan sama valmistusprosessista riippumatta joten pienemmällä valmistusprosessilla ko. alueeseen saadaan mahtumaan suurempi määrä transistoreja, joita voidaan käyttää tekemään prosessorista nopeampi sillä samalla maksimikellotaajuudella.

Nyt sitten yleisesti on tullut idea että Intel voisi 10nm prosessorinsa noin vain backportata 14nm tekniikalle. Jokainen prosessorin osa on tarkasti laskettu ja rakennettu toimimaan fysiikan mahdollisuuksien mukaan valmistettuna tuolla 10nm prosessilla - ja yhtäkkiä sen pitäisi toimia ihan yhtä hyvin ja vielä korkeammilla kellotaajuuksilla kun se valmistetaan paljon suuremmilla transistoreilla - jokainen prossun osa jossa on käytetty 10nm tekniikan mahdollisuuksien mukainen määärä transistoreita kasvaa pinta-alaltaan yli kaksinkertaiseksi. Ja piuhaviiveet eivät kasva lineaarisesti vaan logaritmisesti eli kellotaajuudet laskisivat 10nm toteutukseen verrattuna reippaasti.

Eli en odota että noissa olis Willow-Coveja eikä mitään muutakaan 10nm peräistä prosessoriydintä. Skylake mahdollisesti kera parannusten, tai kokonaan uusi arkkitehtuuri 14nm prosessille.

Ja esimerkki tuosta piirin tilarajoituksesta, AMD kertoi että he joutuivat Zen2:een kutistamaan L1i:n puoleen jotta saivat micro-op cachen kasvatettua. Piin pinta-alaa kyllä piisaisi, rajat tuli vastaan piuhaviiveissä. Hiukan ajatusta että jos AMD joutui tälläisen teknisen ratkaisun tekemään 7nm piirissä kuinka hyvin ko. piiri olisi backportattavissa vaikka 14nm prosessille? Intel ei ole sen suhteen yhtään paremmassa tilanteessa.

Mutta Intelin tilanne on aika toinen kuin AMD:n, Lisa Su kertoo että piirejä ei tulla juuri kasvattamaan, sen sijaan Intelille meni kaksi AMD:n entistä työntekijää joille piiirien kasvattaminen tuntuu olevan päätavoite - voivat toki olla neroja ja saada mahtavia tuloksia aikaiseksi mutta itse olen enemmän tuon AMD:n filosofian takana.

Intel vaan nimenomaan on itse tuonut esille tuon backporttauksen

Intel’s Manufacturing Roadmap from 2019 to 2029: Back Porting, 7nm, 5nm, 3nm, 2nm, and 1.4 nm

www.anandtech.com

The interesting element to these slides is the mention of back porting. This is the ability for a chip to be designed with one process node in mind, but perhaps due to delays, can be remade on an older ‘++’ version of a process node in the same timeframe. Despite Intel stating that they are disaggregating chip design from process node technology, at some point there has to be a commitment to a process node in order to start the layouts in silicon. At that point the process node procedure is kind of locked, especially when it goes to mask creation.

Tuossa toki puhutaan 10nm ja paremmista, mutta ei pitäisi olla mitään syytä miksei samaa voitaisi tehdä myös 14nm:llä 10nm:lle suunnitellulla sirulla, etenkin kun Intelin Renduchintala puhui jo kolme vuotta sitten (kun alkoi valkenemaan minkä tason katastrofi se 10nm oikein lopulta onkaan), että he muuttavat suunnittelufilosofiaansa siten, ettei uudet ominaisuudet olisi enää sidottuja tiettyyn prosessiin.

 

[Sami Riitaoja]

Tuossa toki puhutaan 10nm ja paremmista, mutta ei pitäisi olla mitään syytä miksei samaa voitaisi tehdä myös 14nm:llä 10nm:lle suunnitellulla sirulla, etenkin kun Intelin Renduchintala puhui jo kolme vuotta sitten (kun alkoi valkenemaan minkä tason katastrofi se 10nm oikein lopulta onkaan), että he muuttavat suunnittelufilosofiaansa siten, ettei uudet ominaisuudet olisi enää sidottuja tiettyyn prosessiin.

Olin perustelevinani hyvin mutta en sitten varmaankaan. Eli kun ydin on suunniteltu ottamaan kaikki irti uudesta prosessista ei sitä voi backportata vanhalle valmistusprosessille. Intelhän on jo iät ja ajat tehnyt ensimmäisen version prosessorista vanhan prosessin prosessorin pohjalta, eli esimerkiksi 10nm eka piiri oli Cannonlake joka olisi varmasti ollut halutessaan portattavissa takaisin 14nm prosessoriksikin. Ice lake ja TigerLake ovat sitten 10nm:lle optimoituja versioita joissa 10nm mahdollisuudet on hyödynnetty täysimääräisesti, ja se teke niiden porttaamisen vanhemmalle prosessille mahdottomaksi.


Näin tää kehitys on mennyt vuosikymmenet.

 

[hsalonen]

Mitäköhän eroa on PCI Express 3.0:lla ja PCI Express 3.0:lla, jossa on salaman kuva?

 

[vemkki]

Mitäköhän eroa on PCI Express 3.0:lla ja PCI Express 3.0:lla, jossa on salaman kuva?

Se salama on Thunderboltin logo.

 

[vemkki]

Olin perustelevinani hyvin mutta en sitten varmaankaan. Eli kun ydin on suunniteltu ottamaan kaikki irti uudesta prosessista ei sitä voi backportata vanhalle valmistusprosessille. Intelhän on jo iät ja ajat tehnyt ensimmäisen version prosessorista vanhan prosessin prosessorin pohjalta, eli esimerkiksi 10nm eka piiri oli Cannonlake joka olisi varmasti ollut halutessaan portattavissa takaisin 14nm prosessoriksikin. Ice lake ja TigerLake ovat sitten 10nm:lle optimoituja versioita joissa 10nm mahdollisuudet on hyödynnetty täysimääräisesti, ja se teke niiden porttaamisen vanhemmalle prosessille mahdottomaksi.

Näin tää kehitys on mennyt vuosikymmenet.

Cannon lake oli Skylake 10 nm prosessilla tehtynä. Intel on yleensä käyttänyt samoja ytimiä kahdella prosessilla. Siihenhän Intelin tick-tock-prosessi perustuikin, eli oli sama arkkitehtuuri kahdella prosessilla (esim. Haswell 22 nm ja Broadwell 14 nm) ja sitten sama prosessi kahdella arkkitehtuurilla (Broadwell 14 nm ja Skylake 14nm). Nyt vain on järjestys vähän toinen, kun ensin tulee uudemman valmistusprosessin malli ja sitten vanhemman. Transistoreja tulee paljon lisää, mutta toisaalta huhutaan, että Rocket Lakessa olisi vain max. 8 ydintä, kun Comet Lakessa on max. 10 ydintä. Se hieman kompensoi. Samoin toki on mahdollista, että Rocket Lakessa joudutaan tekemään kompromisseja vanhemman valmistustekniikan takia, mutta oleellistahan on vain se, että Intel saa ulos Comet Lakea nopeamman prosessorin. Sen ei luulisi olevan mahdotonta, kun verrokin pohjana on 5 vuotta vanha arkkitehtuuri.

 

[Sami Riitaoja]

Cannon lake oli Skylake 10 nm prosessilla tehtynä.

No ei ollut, sisälsi AVX-512:n ja muita parannuksia mutta kaikenkaikkiaan prosessori oli kuitenkin suht vertailukelpoisen kokoinen Skylaken kanssa, toisin kuin sen jälkeen tulleet 10nm versiot. Tämähän oli tuohon Intelin diaan viitaten, uuden prosessin eka inkarnaatio on mahdollista backportata.

Intel on yleensä käyttänyt samoja ytimiä kahdella prosessilla. Siihenhän Intelin tick-tock-prosessi perustuikin, eli oli sama arkkitehtuuri kahdella prosessilla (esim. Haswell 22 nm ja Broadwell 14 nm) ja sitten sama prosessi kahdella arkkitehtuurilla (Broadwell 14 nm ja Skylake 14nm). Nyt vain on järjestys vähän toinen, kun ensin tulee uudemman valmistusprosessin malli ja sitten vanhemman. Transistoreja tulee paljon lisää, mutta toisaalta huhutaan, että Rocket Lakessa olisi vain max. 8 ydintä, kun Comet Lakessa on max. 10 ydintä. Se hieman kompensoi. Samoin toki on mahdollista, että Rocket Lakessa joudutaan tekemään kompromisseja vanhemman valmistustekniikan takia, mutta oleellistahan on vain se, että Intel saa ulos Comet Lakea nopeamman prosessorin. Sen ei luulisi olevan mahdotonta, kun verrokin pohjana on 5 vuotta vanha arkkitehtuuri.

Siis meillä on aina kullakin valmistusprosessilla mahdollista käyttää X määrä transistoreja per prosessorin liukuhihnan kellojakso halutulla kellotaajuudella. Tuo X kasvaa valmistusprosessin pienetyessä joten aikaisemman prosessin piiri voidaan aika suoraan tehdä toimivaksi uudellakin. Toistepäin homma ei toimikaan vaan suora käännös toimisi aivan surkealla kellotaajuudella. Homma toki voidaan korjata esimerkiksi suuremmalla määrällä liukuhihnan vaiheita, mutta em. toimenpide laskee IPC:tä joten lopputulos ei ole ollenkaan vertailukelpoinen alkuperäiseen. Intelilläkin on käytetty suhteellisen paljon aikaa ja resursseja aikanaan kun on päädytty Skylaken toteutukseen. Skylake kuitenkin on aika hyvä 14nm prosessori.

 

[Kaotik]

No ei ollut, sisälsi AVX-512:n ja muita parannuksia mutta kaikenkaikkiaan prosessori oli kuitenkin suht vertailukelpoisen kokoinen Skylaken kanssa, toisin kuin sen jälkeen tulleet 10nm versiot. Tämähän oli tuohon Intelin diaan viitaten, uuden prosessin eka inkarnaatio on mahdollista backportata.

AVX-512 oli jo Skylakessa vaikkei sitä kuluttajamalleissa nähtykään, Skylake-X(/EP/jne) on Skylake siinä missä kuluttajamallikin.

Siis meillä on aina kullakin valmistusprosessilla mahdollista käyttää X määrä transistoreja per prosessorin liukuhihnan kellojakso halutulla kellotaajuudella. Tuo X kasvaa valmistusprosessin pienetyessä joten aikaisemman prosessin piiri voidaan aika suoraan tehdä toimivaksi uudellakin. Toistepäin homma ei toimikaan vaan suora käännös toimisi aivan surkealla kellotaajuudella. Homma toki voidaan korjata esimerkiksi suuremmalla määrällä liukuhihnan vaiheita, mutta em. toimenpide laskee IPC:tä joten lopputulos ei ole ollenkaan vertailukelpoinen alkuperäiseen. Intelilläkin on käytetty suhteellisen paljon aikaa ja resursseja aikanaan kun on päädytty Skylaken toteutukseen. Skylake kuitenkin on aika hyvä 14nm prosessori.

Intel on ihan suoraan sanonut, että ovat eriyttäneet arkkitehtuurin prosessista niin pitkälle kuin mahdollista ja että sama prosessori voidaan luoda hyvin lyhyessä ajassa eri prosesseilla (eli aika myöhään on vielä mahdollisuus päättää kummalle prosessille mennään, tai vaikka jos mentäisiin molemmilla)
Se että Skylaken aikana näin ei vielä ollut, ei tarkoita ettei se olisi näin tulevissa prosessoreissa.

 

[Sami Riitaoja]

AVX-512 oli jo Skylakessa vaikkei sitä kuluttajamalleissa nähtykään, Skylake-X(/EP/jne) on Skylake siinä missä kuluttajamallikin.

Skylake-X:ssä AVX512 on erillinen lisätty osa, CannonLake:ssa selvästi ytimeen kuuluva. Muutenkin X eroaa aika merkittävästi kuluttajamalleista, toisenlainen välimuistiarkkitehtuuri jne.

Intel on ihan suoraan sanonut, että ovat eriyttäneet arkkitehtuurin prosessista niin pitkälle kuin mahdollista ja että sama prosessori voidaan luoda hyvin lyhyessä ajassa eri prosesseilla (eli aika myöhään on vielä mahdollisuus päättää kummalle prosessille mennään, tai vaikka jos mentäisiin molemmilla)
Se että Skylaken aikana näin ei vielä ollut, ei tarkoita ettei se olisi näin tulevissa prosessoreissa.

Intelin prosessorit olivat jumissa Intelin prosessiin. Nyt ovat eriyttäneet ne eli voivat portata piirinsä vaikka TSMC:n vastaavalle prosessille. Kullakin prosessilla on kuitenkin rajansa mitä voidaan toteuttaa järkevästi. Eli jos Intel toteuttaa prosessorinsa niin että sama piiri on rakennettavissa sekä 14nm että 10nm prosesseille samalle kellotaajuudelle 10nm versio jättää kokonaan hyödyntämättä ne transistorit jotka 10nm versio mahdollistaisi.

Täällä tuntuu olevan hirmuiset odotukset RocketLakesta - lähinnähän siinä lienee 14nm piirin päivittämisestä vastaamaan ominaisuuksiltaan 10nm versioita, uusi iGPU ja prossupuolella ehkä AVX512 - suorituskyvystähän ei ole sen ihmeemmin ollut mitään ennakkomarkkinointia lukuunottamatta jotain oletuksia että se on Willow Cove, tarjoaa +30% IPC-lisän ja +5GHz:n kellot kun on 14nm piiri. Nämä ehkä ovat hiukan epärealistisia odotuksia.....

 

[hkultala]

No ei ollut, sisälsi AVX-512:n ja muita parannuksia mutta kaikenkaikkiaan prosessori oli kuitenkin suht vertailukelpoisen kokoinen Skylaken kanssa, toisin kuin sen jälkeen tulleet 10nm versiot. Tämähän oli tuohon Intelin diaan viitaten, uuden prosessin eka inkarnaatio on mahdollista backportata.

Mikroarkkitehtuuriltaan Cannon Lake on lähempänä normaalia skylakea kuin SKylaken palvelinmalli Skylake-SP.

Siis meillä on aina kullakin valmistusprosessilla mahdollista käyttää X määrä transistoreja per prosessorin liukuhihnan kellojakso halutulla kellotaajuudella.

Tuo X kasvaa valmistusprosessin pienetyessä joten aikaisemman prosessin piiri voidaan aika suoraan tehdä toimivaksi uudellakin. Toistepäin homma ei toimikaan vaan suora käännös toimisi aivan surkealla kellotaajuudella.

Ei. Transistorien määrällä ei ole tämän kanssa juuri mitään tekemistä, vaan sillä, kuinka monta peräkkäistä porttia siellä on ja millaisilla fan-outeilla.

Ja tämä on Intelillä ollut melkein sama Sandy Bridgestä lähtien, ja Sandy Bridgekin oli melko lähellä Nehalemia.

Se, että johdinviive ja transistoriviive skaalautuu hiukan eri tavalla valmistusprosessien kehittyessä toki hiukan muuttaa tasapainoa siitä, miten liukuhihna kannattaa tasapainottaa, mutta tämän vaikutus on nimenomaan KÄÄNTEINEN sen kannalta, mitä tässä yrität väittää; Nimenomaan UUDEMMILLA valmistustekniikalla johdinviiveet ovat suuremmassa roolissa ja transistoriviiveet pienemmässä roolissa.

Nimenomaan uudet valmistustekniikat kärsivät suhteessa enemmän siitä ytimien koon kasvamisesta. Ja tätä se Paul Demonen paperi yritti selittää, ilmeisesti et tajunnut, vaikka jotkut sitä RWTn foorumilla yrittivät sinulle selittää.

Homma toki voidaan korjata esimerkiksi suuremmalla määrällä liukuhihnan vaiheita, mutta em. toimenpide laskee IPC:tä joten lopputulos ei ole ollenkaan vertailukelpoinen alkuperäiseen. Intelilläkin on käytetty suhteellisen paljon aikaa ja resursseja aikanaan kun on päädytty Skylaken toteutukseen. Skylake kuitenkin on aika hyvä 14nm prosessori.

Liukuhihnan vaiheet ei ole mikään asia joita voidaan lisätä olemassaolevaan mikroarkkitehtuuriin kuten jotain muistipalikoita. Osa liukuhinavaiheista on sellaisia, että niitä ei voida millään pilkkoa pienemmiksi (ja sitten pitää vaan tehdä joku asia muilta ominaisuuksiltaan selvästi huonommalla ratkaisulla, P4ssa ja Bulldozerissa molemmissa oli tällaisia ratkaisuita). Ja se, että joku olemassaoleva vaiihe vaan pilkotaan kahia johtaisi hyvin epätasapainoiseen liukuhihnaan. Se taas, että koko liukuhihnaa alettaisiin uudelleentasapainottaa tarkotitaisi taas niin massiivisia muutoksia että olsii aivan turha puhua mistään "olemassaolevan mikroarkkitehtuurin muokkaamisesat" vaan silloin puhuttaisiin käytännössä täysin uuedsa mikroarkkitehtuurista.

Liukuhihnan pituudella on paljon vähemmän vaikutusta IPChen kuin mitä yleensä luullaan. P4n ja Bulldozerin huono IPC ei niinkän johtunut siitä, että liukuhihnassa oli paljon vaiheita, vaan siitä että siellä oli asioita kuten läpikirjoittavaa todella pientä L1-välimuistia yms. muita vastaavia suunnitteluratkaisuita.

 

[hkultala]

Skylake-X:ssä AVX512 on erillinen lisätty osa, CannonLake:ssa selvästi ytimeen kuuluva.

Ei prosessoriytimiin liimata mitään "erillisiä ylimääräisiä osia".

Muutenkin X eroaa aika merkittävästi kuluttajamalleista, toisenlainen välimuistiarkkitehtuuri jne.

Nimenomaan, siinä on ENEMMÄN eroja kuluttajmallin skylakeen kuin cannonlakessa.

Intelin prosessorit olivat jumissa Intelin prosessiin. Nyt ovat eriyttäneet ne eli voivat portata piirinsä vaikka TSMC:n vastaavalle prosessille. Kullakin prosessilla on kuitenkin rajansa mitä voidaan toteuttaa järkevästi.

Mitään tällaista rajaa ei ole.

Liian ison ytimen ainoa ongelma on se, että todennäköisyys sille, että johonkin kohtaan sitä ydintä tulee valmistusvirhe, kasvaa selvästi. Kun ytimet on pieniä, on helpompi kytkeä sieltä rikkinäiset ytimet pois päältä.

Paitsi että tässäkin vanha hyvin toimiva valmistusprosessi on parempi kuin uusi epäkypsä.

Eli jos Intel toteuttaa prosessorinsa niin että sama piiri on rakennettavissa sekä 14nm että 10nm prosesseille samalle kellotaajuudelle 10nm versio jättää kokonaan hyödyntämättä ne transistorit jotka 10nm versio mahdollistaisi.

Kellotaajuudella ja transitorimäärällä ei ole juuri mitään tekemistä keskenään. Sotket nyt ihan ortogonaalsia asioita keskenään.

Sillä, että ytimien mikroarkkitehtuurit on usien jossain määrin sidottu valmistustekniikoihin ei ole mitään tekemistä transitoriMÄÄRÄN kanssa, vaan sen kanssa, että esim. jotain RAT-lohkoja suunnitellaan niihin valmistustekniikkakohtaisina erikois-lohkoina, eikä usein koko prosessori ole syntetisoituvaa logiikkaa.

Kaikki ne prossun käyttämät custom-lohkot pitää suunnitella kaikille niille valmistustekniikoille, millä prosessoria aiotaan valmistaa.

Täällä tuntuu olevan hirmuiset odotukset RocketLakesta - lähinnähän siinä lienee 14nm piirin päivittämisestä vastaamaan ominaisuuksiltaan 10nm versioita, uusi iGPU ja prossupuolella ehkä AVX512 - suorituskyvystähän ei ole sen ihmeemmin ollut mitään ennakkomarkkinointia lukuunottamatta jotain oletuksia että se on Willow Cove, tarjoaa +30% IPC-lisän ja +5GHz:n kellot kun on 14nm piiri. Nämä ehkä ovat hiukan epärealistisia odotuksia.....

Ensinnäkin, kukaan ei käsittääkseni ole puhunut mitään 30% IPC-lisästä joten nyt olkiukkoilet ihan omiasi.

Toisekseen, jos se olisi sama ydin kuin SKylake-SP/Skylake-X, ei se olisi "kokonaan uusi mikroarkkitehtuuri".

Olet nyt (jälleen) saanut päähäsi jonkun typerän idean sitä miten kuvittelet jonkun asian toimivan, ja sitten vedät ziljoona typerää johtopäätöstä sen perusteella. Sama on nähty aika monta kertaa ennenkin.

 

[Sami Riitaoja]

Se, että johdinviive ja transistoriviive skaalautuu hiukan eri tavalla valmistusprosessien kehittyessä toki hiukan muuttaa tasapainoa siitä, miten liukuhihna kannattaa tasapainottaa, mutta tämän vaikutus on nimenomaan KÄÄNTEINEN sen kannalta, mitä tässä yrität väittää; Nimenomaan UUDEMMILLA valmistustekniikalla johdinviiveet ovat suuremmassa roolissa ja transistoriviiveet pienemmässä roolissa.

Niin, jos meillä on johdinviive voidaan hyvinkin helpsosti laskea kuinka pitkän matkaa signaali pystyy kulkemaan annetussa aikajaksossa -> liukuhihnan vaiheen käsittelemät transistorit on oltava tuon säteen sisällä. Pienempiä transistoreita mahtuu em. alueelle enemmän kuin suurempia.

Nimenomaan uudet valmistustekniikat kärsivät suhteessa enemmän siitä ytimien koon kasvamisesta. Ja tätä se Paul Demonen paperi yritti selittää, ilmeisesti et tajunnut, vaikka jotkut sitä RWTn foorumilla yrittivät sinulle selittää.

Eivät kärsi, lyhyet vedot muutamien transistorien välillä kompensoituvat eli kapasitanssin lasku vastaa suurinpiirtein johtimen resistanssin kasvua ja nopeus säilyy samana. Pitkät vedot voidaan hoitaa samanpaksuisilla johtimilla valmistustekniikasta riippumatta ja tilaa johtimille saadaan lisäämällä metallikerroksia, tietyllä kellotaajuudella käytettävissä oleva pinta-ala saadaan näin ollen säilymään suhteellisen vakiona.

Liukuhihnan vaiheet ei ole mikään asia joita voidaan lisätä olemassaolevaan mikroarkkitehtuuriin kuten jotain muistipalikoita. Osa liukuhinavaiheista on sellaisia, että niitä ei voida millään pilkkoa pienemmiksi (ja sitten pitää vaan tehdä joku asia muilta ominaisuuksiltaan selvästi huonommalla ratkaisulla, P4ssa ja Bulldozerissa molemmissa oli tällaisia ratkaisuita). Ja se, että joku olemassaoleva vaiihe vaan pilkotaan kahia johtaisi hyvin epätasapainoiseen liukuhihnaan. Se taas, että koko liukuhihnaa alettaisiin uudelleentasapainottaa tarkotitaisi taas niin massiivisia muutoksia että olsii aivan turha puhua mistään "olemassaolevan mikroarkkitehtuurin muokkaamisesat" vaan silloin puhuttaisiin käytännössä täysin uuedsa mikroarkkitehtuurista.

Liukuhihnan vaiheet ovat vain esimerkki kuinka ytimen kokoa saadaan haluttaessa kasvatettua ohi muuten vastaan tulevien piirin sisäisten rakenteiden johdinviiverajoitusten.

 

[Sami Riitaoja]

Mitään tällaista rajaa ei ole.

Liian ison ytimen ainoa ongelma on se, että todennäköisyys sille, että johonkin kohtaan sitä ydintä tulee valmistusvirhe, kasvaa selvästi. Kun ytimet on pieniä, on helpompi kytkeä sieltä rikkinäiset ytimet pois päältä.

Sulta kyllä löytyy mahtavia väitteitä. Mieti nyt itsekin vähän mitä kirjoittelet.

Esimerkkeinä mitä AMD on viime aikoina sanonut: 256 bittiset liukulukuhihnat olisivat rajoittaneet prosessorien kellotaajuutta 14nm prosessilla liikaa, Zen2:ssa L1i-cache piti puolittaa jotta saatiin tilaa tuplata mop-cache - jonkun insinöörin olisi pitänyt huomata että kyllä se piiri voidaan suuremmaksikin tehdä