AMD:n dokumentti paljastaa yksityiskohtia Zen 6 -arkkitehtuurista

[Kaotik]

AMD on julkaissut "Performance Monitor Counters for AMD Family 1Ah Model 50h-57h Processors" -dokumentin, joka paljastaa yksityiskohtia tulevasta Zen 6 -arkkitehtuurista.

Dokumentista paljastuvien tietojen mukaan Zen 6 ei ole edelleenkehitetty nykyisistä Zen-arkkitehtuurista, vaan täysin uusi datakeskuksiin suunniteltu arkkitehtuuri, jossa on 8-leveä käskyjenlähetys ja tuki SMT-teknologialle kahden samanaikaisen säikeen suorittamiseksi. Arkkitehtuuri tukee AVX-512-laajennoksia täydellä leveydellä FP64-, FP32-, FP16- ja BF16-tarkkuuksilla. Ne kykenevät myös FMA/MAC-käskyihin sekä FP- ja INT-tarkkuuksia sekoittaviin vektorilaskuihin, joihin Tom's Hardware listaa lukeutuviksi esimerkiksi VNNI-laajennokset sekä AES- ja SHA-salaukset.

Lähde: https://www.tomshardware.com/pc-com...wide-cpu-core-with-strong-vector-capabilities

 

[Dodekaedri]

Minulle jäi kyllä epäselväksi, että mistä Tom's Hardware päättelee kyseessä olevan kokonaan uusi arkkitehtuuri. Artikkelissa mainitut tiedot vastaavat aika pitkälti nykyistä Zeniä. "8-wide dispatch" mainittiin jo Zen 5:tä esittelevässä Techpowerupin artikkelissa, SMT on ollut mukana kaikissa Zeneissä ja 512-bittinen vektoriyksikkö Zen 5:ssä.

 

[Kissatkoiria]

Minulle jäi kyllä epäselväksi, että mistä Tom's Hardware päättelee kyseessä olevan kokonaan uusi arkkitehtuuri. Artikkelissa mainitut tiedot vastaavat aika pitkälti nykyistä Zeniä. "8-wide dispatch" mainittiin jo Zen 5:tä esittelevässä Techpowerupin artikkelissa, SMT on ollut mukana kaikissa Zeneissä ja 512-bittinen vektoriyksikkö Zen 5:ssä.

Tässä lisätietoja:

https://overclock3d.net/news/cpu_mainboard/amd-officially-confirms-fresh-next-gen-zen-6-cpu-details/

 

[hkultala]

Todella huonolaatuinen artikkeli, joka on täyttä puuta heinää.

This week's PMC document for software developers states that the Zen 6 microarchitecture is no longer an incremental evolution of Zen 4/Zen 5,

Tuolla AMDn pari päivää sitten tulleessa dokumentissa ei missään sanota tuollaista, Anton on nyt tulkinnut jotain asioita todella pahasti väärin.

AMD Technical Information Portal

docs.amd.com

Tosiasiassa zen6 on paljon läheisempää sukua zen5lle kuin zen5 oli zen4lle.

but a deliberately wide, throughput-oriented design with an eight-slot dispatch engine and simultaneous multi-threading (SMT).

SMT oli jo Zen1ssä, ja leveys on kasvanut siitä lähtien zen3n ja zen5n myötä, ja nyt se nimenomaan ei ole kasvamassa zen6ssa.

dispatch ja retire oli jo 8-leveitä Zen5ssa.

In such a design, two hardware threads dynamically contend for a shared pool of dispatch slots, so, at the same clock speeds, the single-thread performance of Zen 6-based processors may not be as high as that of Apple's 9-wide (or wider) CPUs in all situations. However, in some instances, this type of architecture promises very high performance

Zen1stä alkaen ollut jo tilanne tämä. Hienosti Anton on n 9 vuotta jäljessä ajastaan tässä.

Zen 6 also substantially expands AMD's visibility into vector and floating-point execution, underscoring the architecture's emphasis on dense-math workloads. According to PMC documentation, Zen 6 processors support full-width AVX-512 execution with FP64, FP32, FP16, and BF16 data formats, including FMA/MAC operations and mixed FP-INT vector execution (including VNNI-class, AES, and SHA operations).

Suurimman osan näistä osalta ei eroa tämän osalta mitenkään Zen5sta, sen pöytäkone- ja serverimalleissa oli jo täysileveä AVX-512-datapolku.

Tullut vaan joitain AVX512-käskyjä lisää.

Eikä siellä ole mitään "mixed-FP-int-vektorikäskyjä". AES ja SHA on ihan kokonaisluvuilla laskevia käskyjä, ja BMM käsittelee yksittäisiä bittejä

Furthermore, it delivers sustained 512-bit throughput high enough to require merged performance counters for accurate measurement. This is hardly proof that Zen 6-based CPUs will be AVX-512 performance champions, but it does show that Zen 6 can retire enough vector work per cycle to overwhelm legacy measurement methods.

Suorituskykylaskurit on prossuissa ihan arkipäivää. Anton lukee nyt todella tyhmästi rivien välistä asioita joita siellä ei ole/höpöilee ihan omiaan.

 

[hkultala]

Minulle jäi kyllä epäselväksi, että mistä Tom's Hardware päättelee kyseessä olevan kokonaan uusi arkkitehtuuri. Artikkelissa mainitut tiedot vastaavat aika pitkälti nykyistä Zeniä. "8-wide dispatch" mainittiin jo Zen 5:tä esittelevässä Techpowerupin artikkelissa, SMT on ollut mukana kaikissa Zeneissä ja 512-bittinen vektoriyksikkö Zen 5:ssä.

Tuntuisi siltä, että Anton elää prossun leveyksien suhteen Zen4-ajassa ja monisäikeistyksen suhteen Phenom- tai Bulldozer-ajassa. Sitten kun joku asia eroaa näistä, luulee että se on tulossa uutuutena zen6een.

 

[hsalonen]

Onkohan tuo nyt kuitenkaan luettavissa niin, että SMT tulisi uutena ominaisuutena? Sehän on AMD:n Hyper Threading, vaan eri nimellä.. Vähän kyllä tuntuu siltä, että nyt kiusaatte Antonia tästä turhaan. Se on vaan tuossa laitettu kilpailevan 8-widen decoden resursseista. Enkä edes yritä suomentaa, mutta bulldozerissa se taisi olla 1-wide, ja se oli koko prosessorin ongelma alusta lähtien ja SMT ei ollut SMT, vaan erillinen "moduuli".

Tässä nyt vaan en voi uskoa, että SMT olisi mennyt teknologiana tekniikkatoimittajalta ohi. 8-wide, ehkä , mutta ei tuo SMT. Sitten pitäisi olla jumissa viime vuosikymmenellä toimittajan.

 

[Kaotik]

Onkohan tuo nyt kuitenkaan luettavissa niin, että SMT tulisi uutena ominaisuutena? Sehän on AMD:n Hyper Threading, vaan eri nimellä..

Ei ole luettavissa niin. ja siis Hyper-threading on Intelin markkinointinimi omalle SMT-tuelleen.

 

[hkultala]

Onkohan tuo nyt kuitenkaan luettavissa niin, että SMT tulisi uutena ominaisuutena? Sehän on AMD:n Hyper Threading, vaan eri nimellä.. Vähän kyllä tuntuu siltä, että nyt kiusaatte Antonia tästä turhaan. Se on vaan tuossa laitettu kilpailevan 8-widen decoden resursseista.

SMT == tekninen termi. Hyperthreading == Intelin markkinointinimi kolmelle vaihtoehtoiselle tavalla tehdä monisäikeistystä, ja SMT on yksi (ja eniten CPUissa käytetty) näistä kolmesta.

Zen5ssa oli kaksi 4-leveätä dekooderia, molemmille säikeille omansa. Mutta käskyjä pystyi suorittamaan myös micro-op-välimuistista, joten ylläpidettävä suoritusnopeus ei rajoittunut neljään käskyyn/säie.

Mikäli tässä zen6ssa mahdollistetaan se, että molemmat dekooderit voi toimia rinnakkain yhdelle säikeelle(esim. siten että toinen dekoodaa koodia ennen hyppyä ja toinen hypyn jälkeen, kuten intelin mont-sarjan prossuissa), niin verrattuna zen5een se ei kuitenkaan hidasta suorituskykyä monella säikeellä.

Enkä edes yritä suomentaa, mutta bulldozerissa se taisi olla 1-wide, ja se oli koko prosessorin ongelma alusta lähtien ja SMT ei ollut SMT, vaan erillinen "moduuli".

Bullsozerissa oli 4-leveä decode ja se taisi palvella noita eri säikeitä vuorotellen. Sitten jossain myöhemmässä bulldozerin jatkokehitelmässä (Steamroller, Excavator) oli molemmille säikeille omat dekooderinsa.

Intelillä pentium 4ssa oli vain yksi käskydekooderi.