Samsungin 8 nanometrin valmistusprosessi on valmis, perustuu edelleen 10 nm:n prosessiin

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
19 321



Puolijohdevalmistajien nanometri-kilpailu käy edelleen tiukkana GlobalFoundriesin, Intelin, Samsungin ja TSMC:n välillä. Yritykset pyrkivät nokittamaan toisiaan uusien prosessien nimellisillä nanometriko’oilla riippumatta siitä, miten ne vertautuvat kilpailijoiden prosessien todellisiin mittoihin.

Samsung pitää parhaillaan nimellistä kärkisijaa aktiivisessa tuotantokäytössä olevalla 10 nanometrin prosessillaan, vaikka todellisuudessa esimerkiksi Intelin 14 nanometriin vertailtuna on Samsungin prosessi edellä vain transistorin hilojen ja yhdysväylien leveydessä. Myös TSMC:llä on tuotantokäytössä oleva 10 nanometrin prosessi, mutta yhtiö ei ole julkaissut kaikkia sen parametrejä, joten reilu vertailu Samsungin vastaavaan on toistaiseksi mahdotonta.

Huolimatta kärkipaikastaan Samsung ei ole levännyt laakereillaan, vaan muiden tapaan se kehittää jatkuvasti uusia valmistusprosesseja. Seuraavana yhtiöltä on luvassa 8 nanometrin LowPowerPlus eli 8LPP-prosessi, joka on nyt validoitu tuotantokäyttöön. Yhtiön mukaan 8LPP prosessi tarjoaa parhaimmillaan 10 % pienempää tehonkulutusta ja pinta-alaa verrattuna yhtiön 10LPP-prosessiin.

Prosessin kehitys on tapahtunut nopeammin kuin alkuperäiset suunnitelmat lupailivat, sillä 8LPP-prosessin piti olla tuotantovalmis vasta ensi vuoden alussa. Nopealle kehitykselle on myös suhteellisen yksinkertainen selitys, sillä huolimatta uudesta nimestään 8LPP perustuu tuttuun 10 nanometrin valmistusprosessiin pienin parannuksin, mikä on helpottanut sen kehitystyötä. Myös kilpailijat ovat sortuneet vastaavaan, sillä esimerkiksi TSMC:n 12 nanometrin valmistusprosessit ovat vain viilailtuja 16 nanometrin prosesseja, joille annettiin kilpailutilanteen vuoksi houkuttelevampi nimi.

Lähde: Samsung

Linkki alkuperäiseen uutiseen (io-tech.fi)
 
Liittynyt
17.10.2016
Viestejä
999
Miisä vaiheessa Intel lähtee samaan leikkiin mukaan?
Miten niin lähtee? Siis, eihän nuo numerot ole enää pitkään aikaan kenelläkään vastanneet juuri mitenkään sen valmistusprosessin käyttämiä todellisia dimensioita. Toiset vaan kaunistelee tottuutta hieman toisia enemmän..
 
Liittynyt
14.12.2016
Viestejä
2 619
Heh! Kohta meillä on alle nanometrin prossia, jotka on tehty 10nm tekniikalla ;)
Auttaisikohan joukkokanne, tai joku nimeämistandardi. Ehkä kaikista prossista pitäisi julkaista kaikki kolme. Transistor gate pitch, transistor fin pitch ja interconnect pitch... vaikka eipä ne sanoisi kuluttajalle mitään sen enempää kuin nykykäytäntökään.
 
Liittynyt
05.11.2016
Viestejä
1 414
Heh! Kohta meillä on alle nanometrin prossia, jotka on tehty 10nm tekniikalla ;)
Auttaisikohan joukkokanne, tai joku nimeämistandardi. Ehkä kaikista prossista pitäisi julkaista kaikki kolme. Transistor gate pitch, transistor fin pitch ja interconnect pitch... vaikka eipä ne sanoisi kuluttajalle mitään sen enempää kuin nykykäytäntökään.
Käytäntö voisi olla, että "levein" komponentin leveys kertoo sen prosessin koon, nythän taitaa olla niin, että tuo nm tulee pienimmästä mahdollisesta valotusleveydestä, joka taas ei kerro mitään prosessin ottamasta tilasta, koska tuota pienintä leveyttä ei ole pakko käyttää ollenkaan.
 
Liittynyt
13.12.2016
Viestejä
307
Miisä vaiheessa Intel lähtee samaan leikkiin mukaan?
Miten niin lähtee? Siis, eihän nuo numerot ole enää pitkään aikaan kenelläkään vastanneet juuri mitenkään sen valmistusprosessin käyttämiä todellisia dimensioita. Toiset vaan kaunistelee tottuutta hieman toisia enemmän..
Intel on rehellisin kun on nimennyt esim. tuon 14 ++ eikä ole lähtenyt pelleilemään muilla markkinointitermeillä lukemia alaspäin.
 

hkultala

BANNATTU
BANNED
Liittynyt
22.10.2016
Viestejä
9 802
Käytäntö voisi olla, että "levein" komponentin leveys kertoo sen prosessin koon, nythän taitaa olla niin, että tuo nm tulee pienimmästä mahdollisesta valotusleveydestä, joka taas ei kerro mitään prosessin ottamasta tilasta, koska tuota pienintä leveyttä ei ole pakko käyttää ollenkaan.
EI, vaan nyt tilanne on se, että tuo "nanometriluku" on täysin puhdas markkinoinnin hatustaan vetämä luku joilla ei ole MITÄÄN tekemistä prosessrin todellisen geometrian kanssa.

Joskus >10 vuotta sitten se luku tuli siitä pienimmästä mahdollisesta viivanleveydestä.

Ja joskus 10-7 vuotta sitten tuo noiden numeroiden deflaatio pysyi jossain määrin järkevällä tasolla(ja intelillä vieläkin), mutta sitten noissa finfet-prosesseissa ja siitä eteenpäin muilla kuin intelillä tuo deflaatio eteni naurettavalle tasolle.
 
Liittynyt
17.10.2016
Viestejä
1 473
Heetkinen, siis 10 nm:stä saadaan jopa 10 % pienempi pinta-alaltaan. Eikös sen pitäisi olla 9 nm silloin? Mistä tuo toinen nanometri lähti? Joo joo, hattuvakioita ovat muutenkin, mutta silti eihän 10 voi parantaa 10 % ja saada siitä ns. 20 % paremman niminen?
 
Liittynyt
17.10.2016
Viestejä
999
Heetkinen, siis 10 nm:stä saadaan jopa 10 % pienempi pinta-alaltaan. Eikös sen pitäisi olla 9 nm silloin? Mistä tuo toinen nanometri lähti? Joo joo, hattuvakioita ovat muutenkin, mutta silti eihän 10 voi parantaa 10 % ja saada siitä ns. 20 % paremman niminen?
Ei. 10 % parannuksen pinta-alan suhteen saa jo 5 % pienemmällä prosessilla. Sen pitäisi olla ”9,5 nm”.

Toisaalta, ei sitä pienintä viivaleveyttä välttämättä edes tarvitsisi parantaa kokonaisuuden parantamiseksi. Noissa kun varmaan suurin osa asioista tosiaan tehdään isommalla viivaleveydellä (esim. kaikki muut paitsi aivan alin kerros) – lähteenä huhupuheet ja jotkut poikkileikkauskuvat. Jos niitä ”huonompia” kohtia parantaa, niin sitten se todellinen prosessi paranee ilman viivaleveyden pienentämistä
 
Liittynyt
17.10.2016
Viestejä
462
Samsungin prosessi vissiin vie virtaa aika paljon enempi kuin TSMC. Tuli ilmi kun iPhonejen prosessoreita oli valmistettu kummassakin.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
19 321
Samsungin prosessi vissiin vie virtaa aika paljon enempi kuin TSMC. Tuli ilmi kun iPhonejen prosessoreita oli valmistettu kummassakin.
Ei vie eikä tullut.
Porukat vetivät nopeasti toki tällaiset johtopäätökset, kun yksi sivusto oli testannut yhtä piiriä kummaltakin tehtaalta, mutta jo saman tehtaan sisällä kahden eri sirun väliset erot ovat välillä huomattavan isoja, saati sitten että yhdestä sirusta per valmistaja voitaisiin tehdä mitään johtopäätöksiä koko prosessista.
Esimerkiksi Tom's Hardwaren testissä Samsung taas oli energiatehokkaampi, mutta he myös muistuttavat tuosta että kyse on vain yhden sirun per valmistaja vertailusta eikä siitä voida vetää mitään lopullisia johtopäätöksiä.
 

hkultala

BANNATTU
BANNED
Liittynyt
22.10.2016
Viestejä
9 802
Heetkinen, siis 10 nm:stä saadaan jopa 10 % pienempi pinta-alaltaan. Eikös sen pitäisi olla 9 nm silloin? Mistä tuo toinen nanometri lähti? Joo joo, hattuvakioita ovat muutenkin, mutta silti eihän 10 voi parantaa 10 % ja saada siitä ns. 20 % paremman niminen?
Ei, vaan pitäisi olla n. 9.5 mm². (jos 10nm olisi oikeasti 10nm).

Pinta-ala menee dimension mukaan toiseen potenssiin.

Eli piiri joka 10nm:llä vie 100mm² pitäisi 8nm:llä viedä 8*8 = 64mm². Eli siis olla kooltaan 64% siitä, 36% pienennys.

Eli tämä kusetus on vielä paljon suurempi kusetus kuin mitä luulit.
 
Liittynyt
17.10.2016
Viestejä
480
Saisi tulla kyllä joku iso-standardi prosessilla saavutettavan tiheyden esittämiseksi.
Vaikka joku PPI-tyyppinen (PPCM näin sivistysvaltioissa luonnollisesti) ratkaisu, tyyliin transistoria neliösenttimetrille -> TPSCM, TPCM2 tai jotain tähän tyyliin.
Ei auttaisi markkinointikeplottelu.
 

Lallijuoppo

BANNATTU
BANNED
Liittynyt
19.10.2016
Viestejä
6 684
Ostaako joku jotain sillä perusteella, etä se on tehty 10 nm prosessilla, kun kilpailijalla on vain 17nm prosessi? Jos nyt ulkomuistista laittaisin, niin pienemmällä prosessilla saavutetaan pienempi piirin koko ja virrankulutus. Eikö olisi fiksumpaa vertailla sitten piirien kokoa ja virrankulutusta eikä jotain metodia millä siihen on pyritty?
 
Liittynyt
17.10.2016
Viestejä
480
Ostaako joku jotain sillä perusteella, etä se on tehty 10 nm prosessilla, kun kilpailijalla on vain 17nm prosessi? Jos nyt ulkomuistista laittaisin, niin pienemmällä prosessilla saavutetaan pienempi piirin koko ja virrankulutus. Eikö olisi fiksumpaa vertailla sitten piirien kokoa ja virrankulutusta eikä jotain metodia millä siihen on pyritty?
No todellakin ostaa ja markkinointinanometrit uppoaa, kuin väärä raha.
 
D

Deleted member 3664

Vieras (tunnus poistettu)
Eikö olisi fiksumpaa vertailla sitten piirien kokoa ja virrankulutusta eikä jotain metodia millä siihen on pyritty?
Kyllähän tällä foralla rautaa testataan sitä mukaa kuin sitä tulee myyntiin. Täällä on kuitenkin myös porukkaa joita selvästi kiinnostaa nämä faktatiedot tulevien julkaisujen taustalla ja myös porukkaa joita kiinnostaa spekuloida asioilla juuri tämmöisten tietojen pohjalta. Molemmille uutisoinneille on tällä foorumilla paikkansa.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
19 321
Saisi tulla kyllä joku iso-standardi prosessilla saavutettavan tiheyden esittämiseksi.
Vaikka joku PPI-tyyppinen (PPCM näin sivistysvaltioissa luonnollisesti) ratkaisu, tyyliin transistoria neliösenttimetrille -> TPSCM, TPCM2 tai jotain tähän tyyliin.
Ei auttaisi markkinointikeplottelu.
Tuo itseasiassa on yksi asia mikä on tiedossa kustakin prosessista periaatteessa, mutta siinäkin muodostuu ongelmaksi se, että piirit rakentuvat erilaisista ja erikokoisista transistoreista, puhumattakaan siitä että piirit suunnitellaan välillä tiukemmin välillä väljemmin
 

Lallijuoppo

BANNATTU
BANNED
Liittynyt
19.10.2016
Viestejä
6 684
Kyllähän tällä foralla rautaa testataan sitä mukaa kuin sitä tulee myyntiin. Täällä on kuitenkin myös porukkaa joita selvästi kiinnostaa nämä faktatiedot tulevien julkaisujen taustalla ja myös porukkaa joita kiinnostaa spekuloida asioilla juuri tämmöisten tietojen pohjalta. Molemmille uutisoinneille on tällä foorumilla paikkansa.
Enhän mä uutisointia kritisoi, vaan että joku ostaa jotain jonkun valmistusprosessin nimen perusteella. Tää uutisointihan oli hyvä, koska sanottiin selvästi ettei noilla nimillä ole mitään tekemistä todellisuuden kanssa eikä siten ole vertailukelpoinen eri valmistajien prosessien vartailussa.

Enhän mä tätäkään nyt muuten tietäisi, mutta toisaalta en ole myöskään ostamassa Samsungin luuria sillä perusteella että niiden Oxynos on muka valmistusprosessin perusteella parempi kuin Snapdragon.
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
19 321
Enhän mä tätäkään nyt muuten tietäisi, mutta toisaalta en ole myöskään ostamassa Samsungin luuria sillä perusteella että niiden Oxynos on muka valmistusprosessin perusteella parempi kuin Snapdragon.
Itseasiassa noi uusimmat exynokset ja snapdragonit tehään samalla "10nm" prosessilla
 

hkultala

BANNATTU
BANNED
Liittynyt
22.10.2016
Viestejä
9 802
Saisi tulla kyllä joku iso-standardi prosessilla saavutettavan tiheyden esittämiseksi.
Vaikka joku PPI-tyyppinen (PPCM näin sivistysvaltioissa luonnollisesti) ratkaisu, tyyliin transistoria neliösenttimetrille -> TPSCM, TPCM2 tai jotain tähän tyyliin.
Ei auttaisi markkinointikeplottelu.
Gate pitchin ja metal( == interconnect) pitchin kertolasku antaisi jo melko vertailukelpoisen ja järkevän luvun, ja tämä on käytännössä pienin mahdollinen transistorin pinta-ala, mikä prosessilla voidaan valmistaa.

Tässä laskettu viime aikojen menneistä, nykyisistä ja tulevista prosesseista tuota:
Ja samalla vähän värikoodattu tuon perusteella sitä, paljonko tuossa markkinointinimessä on huijattu.

planaari-bulk-prosessit:
Intel "32nm" 12656 nm²
TSMC "28nm" 10530 nm²
Samsung "28nm" 10206 nm²
GF "28nm" 10206 nm²
TSMC "20nm" 5760 nm²
Samsung "20nm" 5504 nm²


SOI-prosessit:
IBM/GF "32nm" 13000 nm²
STM "28nm FDX" 10260 nm²

IBM/GF "22nm" 8000 nm²
STM "14FDX" 5760 nm²


FinFET-prosessit:
Intel "22nm" 7200 nm²

TSMC "16nm" 5760 nm²
TSMC "12nm" 5120 nm²
Samsung/GF "14nm" 4992 nm²
GF "12nm" 4243--4992 (tarkat mitat ei tiedossa)
Intel "14nm" 3640 nm²

Samsung "10nm" 3468 nm²
TSMC "10FF" 2904 nm²
Samsung "8nm" ~3121 nm² (tarkat mitat ei tiedossa, laskettu 10% pois tuosta 10nm:stä)

GF "7nm" 2240 nm²
TSMC "7nm" 2160 nm²

Intel "10nm" 1944 nm²
Samsung "7nm" 1944 nm²

TSMC "5nm" ~1408 nm²


Värit valittu siten että
vihreä == ei merkittävää deflaatiota nanometriluvuissa
musta == pieni deflaatio nanometerilukemassa
oranssi == keskisuuri deflaatio nanometrilukemassa
punainen == suuri deflaatio nanometrilukemassa
violetti == todella paha deflaatio nanometrilukemassa


Joku on myös määritellyt jonkun lukeman "standard node value" joka pyrkii skaalaamaan nämä todelliset mitat tuolle samalle nanometriasteikolle, siten että se on jossain määrin vertailukelpoinen noin parin vuoden takaisten markkinointinanometrien kanssa. Suhtaudun tosin siihenkin hiukan epäillen, koska en löytänyt sen tarkkaa laskukaavaa.
 
Viimeksi muokattu:
Liittynyt
17.10.2016
Viestejä
480
Gate pitchin ja metal( == interconnect) pitchin kertolasku antaisi jo melko vertailukelpoisen ja järkevän luvun, ja tämä on käytännössä pienin mahdollinen transistorin pinta-ala, mikä prosessilla voidaan valmistaa.

Tässä laskettu viime aikojen menneistä, nykyisistä ja tulevista prosesseista tuota:
Ja samalla vähän värikoodattu tuon perusteella sitä, paljonko tuossa markkinointinimessä on huijattu.

planaari-bulk-prosessit:
Intel "32nm" 12656 nm²
TSMC "28nm" 10530 nm²
Samsung "28nm" 10206 nm²
TSMC "20nm" 5760 nm²
Samsung "20nm" 5504 nm²


SOI-prosessit:
IBM/GF "32nm" 13000 nm²
STM "28nm FDX" 10260 nm²

IBM/GF "22nm" 8000 nm²
STM "14FDX" 5760 nm²


FinFET-prosessit:
Intel "22nm" 7200 nm²

TSMC "16nm" 5760 nm²
TSMC "12nm" 5120 nm²
Samsung/GF "14nm" 4992 nm²
Intel "14nm" 3640 nm²

Samsung "10nm" 3468 nm²
TSMC "10FF" 2904 nm²
Samsung "8nm" ~3121 nm² (tarkat mitat ei tiedossa, laskettu 10% pois tuosta 10nm:stä)

GF "7nm" 2240 nm²
TSMC "7nm" 2160 nm²

Intel "10nm" 1944 nm²
Samsung "7nm" 1944 nm²

TSMC "5nm" ~1408 nm²


Värit valittu siten että
vihreä == ei merkittävää deflaatiota nanometriluvuissa
musta == pieni deflaatio nanometerilukemassa
oranssi == keskisuuri deflaatio nanometrilukemassa
punainen == suuri deflaatio nanometrilukemassa
violetti == todella paha deflaatio nanometrilukemassa


Joku on myös määritellyt jonkun lukeman "standard node value" joka pyrkii skaalaamaan nämä todelliset mitat tuolle samalle nanometriasteikolle, siten että se on jossain määrin vertailukelpoinen noin parin vuoden takaisten markkinointinanometrien kanssa. Suhtaudun tosin siihenkin hiukan epäillen, koska en löytänyt sen tarkkaa laskukaavaa.
No juuri jokin tälläinen systeemi olisi hyvä.
Tokihan piilettutehtailijat ymmärrettävistä syistä tykkäisi pysytellä mitä typerimmissä prosessin pienuuden mielikuvaa luovissa esitystavoissa, varsinkin kun siltikin vielä kerrotaan aivan puutaheinää.

Tästä huolimatta esimerkiksi joku intel voisi ryhtyäkin aika hyvällä omallatunnolla jopa ilmoittamaan oman prosessinsa mahdollisuudet jollain huijausvarmalla uudella standardilla, koska se saisi heidät näyttämään vaan entistä paremmalta kilpailijoihinsa nähden.

Tokihan intel tykkääkin esitellä vertailukuvia oman ja kilpailijoidensa prosessien todellisista dimensioista, mutta ainakin toistaiseksi nämä kyllä menevät perille vain valveutuneempaan kuluttajakuntaan.
Ehkä kuitenkin juuri jokin ISO-standardoitu esitystapa voisi olla sen verran kova pala, että muidenkin olisi lähdettävä mukaan.
 
Liittynyt
18.10.2016
Viestejä
449
Kyllähän toi 8nm valmius kuulostaa aika hurjalta, mutta kuten hkultalan laskuista selviää on tuo prosessi kaukana oikesta 8nm prosessista.
Yleinen standardi olisikin hyvä, että saataisiin tämä "kusettaminen" kuriin.
 

svk

Apua, avatarini on sormi!
Liittynyt
14.12.2016
Viestejä
2 810
Minusta olisi mielenkiintoista saada valmistustekniikan viivanleveys esim. siten että montako intel 8038 lastua saisi tehtyä samalle alalle, jolla se alunperin tehtiin kyseisellä valmistustekniikalla.

1,5µm ollessa 80386:n valmistusprosessi lastun ala on n. 104 mm², niin 10nm prosessilla pitäisi mahtua n. 149,25 vastaavaa lastua alkuperäisen lastun alalle. Näin esimerkiksi voisi mittailla prosessia mielestäni :)
 

Kaotik

Banhammer
Ylläpidon jäsen
Liittynyt
14.10.2016
Viestejä
19 321
Minusta olisi mielenkiintoista saada valmistustekniikan viivanleveys esim. siten että montako intel 8038 lastua saisi tehtyä samalle alalle, jolla se alunperin tehtiin kyseisellä valmistustekniikalla.

1,5µm ollessa 80386:n valmistusprosessi lastun ala on n. 104 mm², niin 10nm prosessilla pitäisi mahtua n. 149,25 vastaavaa lastua alkuperäisen lastun alalle. Näin esimerkiksi voisi mittailla prosessia mielestäni :)
Ei se ole noin yksinkertaista, eri osa-alueet piiristä skaalautuvat pienemmille prosesseille eri tavoin
 
Liittynyt
17.10.2016
Viestejä
17 873
Minusta olisi mielenkiintoista saada valmistustekniikan viivanleveys esim. siten että montako intel 8038 lastua saisi tehtyä samalle alalle, jolla se alunperin tehtiin kyseisellä valmistustekniikalla.

1,5µm ollessa 80386:n valmistusprosessi lastun ala on n. 104 mm², niin 10nm prosessilla pitäisi mahtua n. 149,25 vastaavaa lastua alkuperäisen lastun alalle. Näin esimerkiksi voisi mittailla prosessia mielestäni :)
..eikä prosessorit skaalaudu yksiulotteisesti. Jos yksinkertainen laskukaavasi olisi totta, niin kerroin olisi 150*150 ..

(ja Intelin 80386:t oli 1µm :rolleyes: )
 

Teuras

BANNATTU
BANNED
Liittynyt
28.10.2016
Viestejä
224
Virtavuoto tai virrankäyttö laskennassa olisi itsestä huomattavasti tuota viivanleveyttä, gaten tai piirinkokoa tärkeämpää.
 

svk

Apua, avatarini on sormi!
Liittynyt
14.12.2016
Viestejä
2 810
(ja Intelin 80386:t oli 1µm :rolleyes: )
Kyseistä prosessoria valmistettiin useammalla eri viivanleveydellä. Suurimmillaan käsittääkseni se 1,5 mikronia, pienimmillään 0,8
 
Viimeksi muokattu:

IcePen

Typo Generaatroti ;-)
Liittynyt
17.10.2016
Viestejä
5 788
"Myös kilpailijat ovat sortuneet vastaavaan, sillä esimerkiksi TSMC:n 12 nanometrin valmistusprosessit ovat vain viilailtuja 16 nanometrin prosesseja, joille annettiin kilpailutilanteen vuoksi houkuttelevampi nimi."

Eikös GF:n 12 nm prosessin pitänyt olla sen oma ? ts ei joudu maksamaan enää lisensiä Samsungille ?
 

hkultala

BANNATTU
BANNED
Liittynyt
22.10.2016
Viestejä
9 802
"Myös kilpailijat ovat sortuneet vastaavaan, sillä esimerkiksi TSMC:n 12 nanometrin valmistusprosessit ovat vain viilailtuja 16 nanometrin prosesseja, joille annettiin kilpailutilanteen vuoksi houkuttelevampi nimi."

Eikös GF:n 12 nm prosessin pitänyt olla sen oma ? ts ei joudu maksamaan enää lisensiä Samsungille ?
GF:llä on kaksi täysin eri "12nm" prosessia.

Niillä on "12nm" SoI-prosessi joka on peräisin IBMltä.

Sen lisäksi GF juuri uudelleennimesi Samsungilta peräisin olevan "14nm" prosessin hiukan viilatun versionsa "12nm" prosessiksi.
 
Viimeksi muokattu:

IcePen

Typo Generaatroti ;-)
Liittynyt
17.10.2016
Viestejä
5 788
GF:llä on kaksi täysin eri "12nm" prosessia.

Niillä on "12nm" SoI-prosessi joka on peräisin IBMltä.

Sen lisäksi GF juuri uudelleennimesi Samsungilta peräisin olevan "14nm" prosessin hiukan viilatun versionsa "12nm" prosessiksi.
Eli se on vasta "7"nm prosessi joka on oma?
 
Liittynyt
13.12.2016
Viestejä
307
Saa nähdä käyttääkö Nvidia tuota 12nm TSMC prosessia voltassa kun ei olisi kun hyvin marginaalinen parannus TSMC 16nm. Tuo TSMC 10nm olisi jo mukava parannus vai onko sittenkin Samsung 14nm.
 

IcePen

Typo Generaatroti ;-)
Liittynyt
17.10.2016
Viestejä
5 788
Saa nähdä käyttääkö Nvidia tuota 12nm TSMC prosessia voltassa kun ei olisi kun hyvin marginaalinen parannus TSMC 16nm. Tuo TSMC 10nm olisi jo mukava parannus vai onko sittenkin Samsung 14nm.
Saatta olla että ei sen piirin suunnittelussakaan ole niin suuri muutos eli jos työmäärä on kohtuulinen niin se kannaytaa tehdä vaikka hyöty olisi pieni.
 
Toggle Sidebar

Statistiikka

Viestiketjut
185 440
Viestejä
3 375 927
Jäsenet
60 575
Uusin jäsen
smatti

Hinta.fi

Ylös Bottom