Pikkulinnut ovat kertoilleet, että tulisi perustumaan chipletteihin. Mahdollisesti 2 x 128CU chiplettiä @ 5nm ja io-piiri @ 7nm + HBM2E samalla alustalla. Itse suorituskyky / CU varmaan samaa luokka CDNA1 kanssa vaikka pieniä viilauksia tehty varmasti. RDNA3 sitten ensi vuonna chipletti design työpöydälle.
Kertoisitko lisää mitä nämä pikkulinnut ovat?
Kuulostaa vähän siltä, että kyseessä on lähinnä cargo culttiin sortuneet pikkulinnut, jotka vaan bongaa buzzwordejä ja ehdottaa niitä joka paikkaan, eivätkä sellaiset pikkulinnut, jotka ovat oikeasti olleet AMDn ikkunoiden takana näkemässä jotain.
Näyttiksellä kaistantarve on ihan eri luokkaa kuin CPUlla ja muistiohjaimen tunkeminen eri piilastulle kuin missä ROPit tai TMUt ovat tarkoittaisi että niiden välillä tarvittaisiin todella järeä ja kallis väylä, joka myös kuluttaisi ei-triviaalin määrän sähköä jos se joutuisi kulkemana yhtään matkaa vaakasuunnassa.
Ilman Intelin EMIBin kaltaista kytkentää erillisessä IO-piilastussa olisi järkeä lähinnä vain jos samalla sovellettaisiin jonkinlaista 3D-paketointia, eli joko se IO-piiri olisi samalla interposer ja sijaitsisi niiden laskentapiilastujen alla, tai sitten se olisi hajautettu ja jokaisen muistipinon muistiohjain olisi oma piilastunsa ja sijaitsisi sen piilastun olla. Mutta molemmissa tapauksissa näistä "7nm" olisi sille aivan liian uusi ja kallis valmistustekniikka.
HBM2E toimisi kätevästi nimenomaan silloin kun joko
1) jokaisen laskentapiilastun päällä olisi oma HBM-pinonsa eikä mitään eri tekniikalla olevaa IO-piiriä ole.
2) Siellä olisikin yksi iso laskentapiiri ja monta erillistä muistiohjainpiiriä, jokaisen muistipinon alla omansa.
3) Siellä olisi iso vanhalla tekniikalla tehty iso aktiivi-interposer jonka päällä olisi sekä laskentapiilastut että muistipinot.
Sellainen järki muistiohjaimettomassa GPGPU-piilastussa toki olisi, että sen voisi integroida EPYC-pakettiin CPU-piilastujen joukkoon siten että se käyttäisi samaan muistia kuin CPU-ytimetkin, mutta tällöin sen piilastun kannattaisi olla paljon pienempi, samaa kokoluokkaa kuin CPU-piilastukin. Eli luokkaa 16 CU:ta/piilastu.
Ja AMDltä on tullut viime aikoina ulos yksi patentti joka liittyy MCM-näyttikseen, siinä muistiohjaimet oli nimenomaan
samalla piilastulla kuin itse laskentaytimet. Tällöin kahdella piilastulla ilman NUMA-optimointeja keskimäärin vain 50% muistiaccesseista (100% sijaan) tarvii mennä piilastulta toiselle.
Chiplet on siis AMD:n markkinointihuuhaa-buzzword. Mielummin käytän sitä kuin MCM:n osa. Itseasiassa AMD tuskin käyttää edes "chiplet" - termiä näissä tulevissa "MCM" - näyttiksissä, mutta itsellekin tämä markkinointitermi juurtunut sen verran niin tuli käytettyä. Se että onko näissä CDNA2 edes I/O piiriä erikseen on tietysti jonkun asteinen kysymysmerkki ja sitä on lähinnä tarjoiltu yleisesti näihin jonkunlaisena vaihtoehtona.
