AMD:n AGESA 1.2.0.2 korjaa Ryzen 9000 -sarjan CCD-sirujen välisen viiveen

[Kaotik]

AMD:n Ryzen 9000 -sarjan prosessoreilla CCD-sirujen välinen viive ydinten välisessä kommunikaatiossa on ollut poikkeuksellisen suuri. Nyt asiaan näyttäisi tulleen korjaus.

AMD:n AGESA 1.2.0.2 korjaa Zen 5 CCD-sirujen välisen latenssin noin puoleen aiemmasta. HardwareLuxxin mittauksissa viiveet pienenivät noin 200 nanosekunnista 90 nanosekuntiin, kun Overclock.netin foorumeilla päästiin noin 180 nanosekunnista noin 75 nanosekuntiin. Ryzen 5000- ja 7000 -sarjoilla viive on HardareLuxxin mukaan noin 80-85 nanosekuntia.

Lähteet: CCD zu CCD: AGESA-Update reduziert Kernlatenzen deutlich - Hardwareluxx, https://www.overclock.net/threads/a...99959/page-559?post_id=29367747#post-29367747

 

[tumbbi]

Tom's Hardwaren uutisessa oli spekulaatiota, että korkeat latenssit koskisivat lähinnä testisoftia:

However, these latency changes were not created without cause. According to Y-Cruncher author Alexander Yee (sourced from Reddit), one of AMD's architects revealed that the high latency regression in Zen 5 resulted from new tuning parameters they implemented to help boost performance in workloads the company was testing against. The only problem with AMD's tuning was that it did not reportedly account for synthetic benchmarks, which created the high core-to-core latencies seen on latency-sensitive benchmarks.